Une plateforme de contraintes d'approbation permet la rétrogradation, la budgétisation et l'équivalence hiérarchique des contraintes temporelles à n'importe quel stade du flux ASIC ou FPGA. Le certificateur de contraintes fournit des fonctionnalités complètes pour valider les contraintes et les exceptions temporelles par rapport au HDL sous-jacent.
Constraints Certifier utilise des algorithmes formels pour vérifier les contraintes temporelles, fournissant ainsi une analyse précise et approfondie de la conception et des contraintes temporelles associées. L'utilisation d'un moteur formel pour analyser le comportement du design et des fichiers SDC permet de réduire le bruit et les fausses alertes associés aux méthodes de contrôle statiques. Les concepteurs peuvent générer une SDC incrémentielle au cas où il n'y aurait pas de contraintes sur la SDC d'origine. Lorsqu'ils traitent de l'intention du concepteur dans le fichier SDC associé, les SVA peuvent saisir les exigences pour une simulation plus approfondie afin d'obtenir des résultats précis.
Constraints Certifier permet aux concepteurs de procéder à la rétrogradation des contraintes et à la budgétisation hiérarchique en fonction de pourcentages, de délais ou de niveaux logiques. Les designers peuvent corriger visuellement les problèmes et prendre des mesures correctives via budget-map.
Au fur et à mesure que les contraintes changent, les contraintes temporelles peuvent ne pas être équivalentes et perdre leur objectif initial. TEC s'assure que les contraintes de bloc et de haut niveau sont toutes adaptées à leur contexte. Les designers peuvent également comparer différentes versions du design et des contraintes.
Grâce aux SVA, les concepteurs peuvent non seulement saisir et valider l'intention temporelle de la conception telle que définie dans les fichiers de contraintes temporelles, mais aussi réduire le besoin de simulation au niveau des portes et les défis liés à la mise en place de telles analyses.