Alors que les conceptions de SoC deviennent de plus en plus complexes, en raison de l'intégration de fonctionnalités supplémentaires et d'exigences PPA plus strictes, les concepteurs sont confrontés à de nombreuses itérations coûteuses et chronophages pour optimiser les fonctionnalités, les performances et la fabricabilité.
Le développement et la validation des contraintes temporelles sont essentiels à chaque étape du flux de mise en œuvre. Les designers doivent créer et gérer différents styles de contraintes pour répondre à différentes tâches.
La conception des horloges est également de plus en plus complexe en raison de l'augmentation des fonctionnalités des puces, ce qui nécessite des efforts considérables pour analyser, éliminer les redondances et orienter le moteur CTS vers une arborescence d'horloge optimale.
La suite Gencellicon répond aux principaux défis liés au développement des puces et au calendrier de fermeture en automatisant et en accélérant le processus de conception. Associée à une méthodologie Shift Left, elle permet des cycles de conception de SoC plus prévisibles et plus efficaces, réduisant ainsi les coûts, les délais et les itérations de conception. Cela facilite également la signature RTL de haute qualité, minimisant ainsi le risque de retouche de la synthèse ou du P&R vers RTL.
