Platforma omezení podepisování poskytuje degradaci, rozpočtování a hierarchickou ekvivalenci časových omezení v jakékoli fázi toku ASIC nebo FPGA. Certifikátor omezení poskytuje komplexní funkce pro ověřování omezení a výjimek časování s ohledem na základní HDL.
Constraints Certifier používá formální algoritmy k ověření časových omezení, čímž poskytuje přesnou hloubkovou analýzu návrhu i souvisejících časových omezení. Použití formálního modulu k analýze chování návrhu a souborů SDC snižuje šum a falešná varování spojená s metodami statické kontroly. Návrháři mohou generovat přírůstkové SDC v případě, že původní SDC chybí vazby. Při práci se záměrem návrháře v přidruženém souboru SDC mohou SVA zachytit požadavky na další simulaci pro přesné výsledky.
Certifikátor omezení umožňuje návrhářům provádět degradaci vazeb a hierarchické rozpočtování na základě procent, zpoždění nebo logických úrovní. Návrháři mohou vizuálně ladit chybné cesty a provést nápravná opatření prostřednictvím mapy rozpočtu.
Jak se vazby mění, časovací vazby mohou být neekvivalentní a ztrácejí původní záměr. TEC zajišťuje, že bloková a horní úroveň omezení jsou v kontextu. Návrháři mohou také porovnat různé verze návrhu a omezení.
Pomocí SVA mohou návrháři nejen zachytit a ověřit časový záměr návrhu, jak je definován v souborech časových omezení, ale také snížit potřebu simulace úrovně brány a výzvy při nastavení takové analýzy.