Skip to main content
此頁面使用自動翻譯顯示。 是否要改為用英語檢視？
實心的西門子深藍色背景顏色。
根塞利康

限制認證器

簽署限制平台可在 ASIC 或 FPGA 流程的任何階段提供時間限制的降級、預算和階層等等性。限制認證器提供全面的功能，可驗證基礎 HDL 的限制和計時例外。

使用 Excellicon 進階計時限制功能

採購可讓 SoC 設計師加速設計關閉，並通過管理增強限制正確性。

閱讀新聞稿

為什麼限制認證器

約束認證器使用正式演算法來驗證時間約束，從而提供對設計及其相關的時間約束的準確深度分析。使用正式引擎分析設計和 SDC 檔案的行為可減少與靜態檢查方法相關的雜訊和錯誤警告。如果原始 SDC 缺少約束時，設計師可以產生增量 SDC。在關聯 SDC 檔案中處理設計師意圖時，SVAs 可擷取進一步模擬的需求，以取得精確的結果。

常見問題

時間等效檢查傳統上稱為對彼此時間約束的頂端對區塊檢查。但是，通常需要針對相同的時間約束檔案檢查兩個不同版本的設計，或是針對兩個設計的一個約束檔案進行檢查。約束認證器提供全面的功能，可根據設計檢查時間約束。