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Gencellicon

限制认证者

签核约束平台可在ASIC或FPGA流程的任何阶段提供时序约束的降级、预算和分层等效性。约束认证器提供全面的功能来验证底层 HDL 的约束和时序异常。

Excellicon 的高级定时限制功能

收购使SoC设计人员能够加快设计收尾速度，并通过管理提高约束正确性。

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为何选择约束认证机构

Constraints Certifier 使用形式算法来验证时序约束，从而对设计及其相关的时序约束提供准确的深入分析。使用正式引擎分析设计和 SDC 文件的行为可以减少与静态检查方法相关的噪音和错误警告。如果原始 SDC 缺少约束，设计人员可以生成增量 SDC。在关联的 SDC 文件中处理设计者意图时，SVA 可以捕捉进一步仿真的要求，以获得精确的结果。

经常问的问题

传统上，时序等效性检查被称为对时间约束条件进行自上而下的检查。但是，通常需要根据同一个时序约束文件或一个约束文件对照两个设计检查设计的两个不同版本。约束认证器提供了根据设计检查时序约束的全面功能。