O platformă de constrângeri de semnare oferă retrogradarea, bugetarea și echivalența ierarhică a constrângerilor de sincronizare în orice etapă a fluxului ASIC sau FPGA. Certificatorul constrângeri oferă capacități cuprinzătoare pentru a valida constrângerile și excepțiile de sincronizare cu privire la HDL subiacent.
Constraints Certifier utilizează algoritmi formali pentru a verifica constrângerile de sincronizare, oferind astfel o analiză aprofundată precisă atât a designului, cât și a constrângerilor sale de sincronizare asociate. Utilizarea unui motor formal pentru a analiza comportamentul proiectării și a fișierelor SDC reduce zgomotul și avertismentele false asociate metodelor de verificare statică. Proiectanții pot genera SDC incremental în cazul în care SDC-ul original lipsește constrângerile. Când aveți de-a face cu intenția proiectantului în fișierul SDC asociat, SVA-urile pot capta cerințele pentru simularea ulterioară pentru rezultate precise.
Constraints Certifier permite proiectanților să efectueze retrogradarea constrângerilor și bugetarea ierarhică pe baza procentelor, a nivelurilor de întârziere sau logică. Proiectanții pot depana vizual căile eșuate și pot lua măsuri corective prin intermediul hărții bugetare.
Pe măsură ce constrângerile se schimbă, constrângerile de sincronizare pot fi inechivalente și pot pierde intenția inițială. TEC asigură constrângerile de bloc și de nivel superior sunt toate în context. Designerii pot compara, de asemenea, diferite versiuni de design și constrângeri.
Prin utilizarea SVA, proiectanții nu numai că pot capta și valida intenția de sincronizare a proiectării, așa cum este definită în fișierele de constrângeri de sincronizare, dar pot reduce și nevoia de simulare la nivel de poartă și provocările de configurare a unei astfel de analize.