Pe măsură ce proiectele SoC devin din ce în ce mai complexe - determinate de integrarea mai multor caracteristici și cerințe PPA mai stricte - designerii se confruntă cu numeroase iterații costisitoare și consumatoare de timp pentru a optimiza funcționalitatea, performanța și manufacturabilitatea.
Dezvoltarea și validarea constrângerilor de timp sunt esențiale pentru fiecare etapă a fluxului de implementare. Designerii trebuie să creeze și să gestioneze diferite stiluri de constrângere pentru a sprijini diferite sarcini.
Proiectarea ceasului devine, de asemenea, din ce în ce mai complexă, odată cu creșterea funcționalității cipurilor, necesitând eforturi substanțiale pentru a analiza, elimina redundanțele și a ghida motorul CTS către o structură optimă a arborelui de ceas.
Suita Gencellicon abordează provocările cheie în dezvoltarea cipurilor și închiderea temporizării prin automatizarea și accelerarea procesului de proiectare. Atunci când este asociat cu o metodologie shift-left, permite cicluri de proiectare SoC mai previzibile și mai eficiente - reducând costurile, programul și iterațiile de proiectare. De asemenea, facilitează semnarea RTL de înaltă calitate, minimizând riscul de reprelucrare de la sinteză sau P&R înapoi la RTL.
