Uma plataforma de restrições de aprovação fornece rebaixamento, orçamento e equivalência hierárquica das restrições de tempo em qualquer estágio do fluxo ASIC ou FPGA. O certificador de restrições fornece recursos abrangentes para validar restrições e exceções de tempo em relação ao HDL subjacente.
O Constraints Certifier usa algoritmos formais para verificar as restrições de tempo, fornecendo assim uma análise precisa e aprofundada do projeto e das restrições de tempo associadas. O uso de um mecanismo formal para analisar o comportamento do design e dos arquivos SDC reduz o ruído e os falsos avisos associados aos métodos de verificação estática. Os designers podem gerar SDC incremental caso o SDC original não tenha restrições. Ao lidar com a intenção do designer no arquivo SDC associado, os SVAs podem capturar os requisitos para simulações adicionais para obter resultados precisos.
O Constraints Certifier capacita os projetistas a realizar rebaixamentos de restrições e orçamentos hierárquicos com base em porcentagens, atrasos ou níveis lógicos. Os designers podem depurar visualmente os caminhos que falham e tomar medidas corretivas por meio do mapa de orçamento.
À medida que as restrições mudam, as restrições de tempo podem ser inequivalentes e perder a intenção original. O TEC garante que as restrições de bloco e de nível superior estejam todas dentro do contexto. Os designers também podem comparar várias versões de design e restrições.
Com o uso de SVAs, os projetistas podem não apenas capturar e validar a intenção de tempo do projeto, conforme definido nos arquivos de restrições de tempo, mas também reduzir a necessidade de simulação no nível do portão e os desafios de configurar essa análise.