À medida que os projetos de SoC se tornam cada vez mais complexos, impulsionados pela integração de mais recursos e requisitos mais rígidos de PPA, os projetistas enfrentam inúmeras iterações caras e demoradas para otimizar a funcionalidade, o desempenho e a capacidade de fabricação.
O desenvolvimento e a validação de restrições de tempo são essenciais para cada estágio do fluxo de implementação. Os designers devem criar e gerenciar vários estilos de restrição para dar suporte a diferentes tarefas.
O design do relógio também está se tornando cada vez mais complexo com a crescente funcionalidade do chip, exigindo um esforço substancial para analisar, eliminar redundâncias e guiar o mecanismo CTS em direção a uma estrutura de árvore de relógios ideal.
A suíte Gencellicon aborda os principais desafios no desenvolvimento de chips e no cronograma de fechamento, automatizando e acelerando o processo de design. Quando combinada com uma metodologia shift-left, ela permite ciclos de projeto de SoC mais previsíveis e eficientes, reduzindo custos, cronogramas e iterações de design. Também facilita a aprovação de RTL de alta qualidade, minimizando o risco de retrabalho da síntese ou P&R de volta à RTL.
