제약조건 예산
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자신 있게 강등하세요
Constraints Certifier는 디자이너가 백분율, 지연 또는 로직 레벨을 기반으로 제약조건 강등 및 계층적 예산 편성을 수행할 수 있도록 해 줘요.디자이너가 예산 맵을 통해 장애 경로를 시각적으로 디버그하고 시정 조치를 취할 수 있어요.
젠셀리콘예요
제약조건 인증자
사인 오프 제약 플랫폼은 ASIC 또는 FPGA 흐름의 모든 단계에서 타이밍 제약의 강등, 예산 책정 및 계층적 등가성을 제공합니다.제약조건 인증자는 기본 HDL에 대한 제약조건과 타이밍 예외를 검증할 수 있는 포괄적인 기능을 제공해요.
왜 제약조건 인증자냐고요
제약조건 인증자는 공식 알고리즘을 사용하여 타이밍 제약을 확인하여 설계와 관련 타이밍 제약 모두에 대한 정확하고 심층적인 분석을 제공해요.공식 엔진을 사용하여 설계와 SDC 파일의 동작을 분석하면 정적 검사 방법과 관련된 잡음과 잘못된 경고가 줄어들어요.원래 SDC에 제약조건이 없는 경우 디자이너가 증분 SDC를 생성할 수 있어요.관련 SDC 파일에서 디자이너 의도를 처리할 때 SVA는 정확한 결과를 위한 추가 시뮬레이션 요구 사항을 캡처할 수 있어요.
타이밍 등가 검사 (TEC)
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계층 간 타이밍 동등성 보장
제약조건이 바뀌면 타이밍 제약이 같지 않고 원래 의도를 잃을 수도 있어요.TEC는 블록 및 최상위 제약 조건이 모두 상황에 맞게 적용되도록 보장해요.디자이너들은 또한 다양한 버전의 디자인과 제약 조건을 비교할 수 있어요.
제약조건 시뮬레이션
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게이트 레벨 시뮬레이션의 필요성 감소
SVA를 사용하면 설계자가 타이밍 제약 파일에 정의된 대로 설계의 타이밍 의도를 캡처하고 검증할 수 있을 뿐만 아니라 게이트 레벨 시뮬레이션의 필요성과 그러한 분석을 설정하는 어려움을 줄일 수 있어요.