Una piattaforma di vincoli di approvazione fornisce retrocessione, definizione del budget ed equivalenza gerarchica dei vincoli temporali in qualsiasi fase del flusso ASIC o FPGA. Il certificatore dei vincoli fornisce funzionalità complete per convalidare i vincoli e le eccezioni temporali rispetto all'HDL sottostante.
Constraints Certifier utilizza algoritmi formali per verificare i vincoli temporali, fornendo così un'analisi accurata e approfondita sia del progetto che dei vincoli temporali associati. L'utilizzo di un motore formale per analizzare il comportamento del progetto e dei file SDC riduce il rumore e i falsi avvisi associati ai metodi di controllo statico. I progettisti possono generare un SDC incrementale nel caso in cui all'SDC originale manchino dei vincoli. Quando si tratta dell'intento del progettista nel file SDC associato, gli SVA possono acquisire i requisiti per un'ulteriore simulazione per ottenere risultati precisi.
Constraints Certifier consente ai progettisti di eseguire la retrocessione dei vincoli e il budget gerarchico in base a percentuali, ritardi o livelli logici. I progettisti possono eseguire il debug visivo dei percorsi non funzionanti e intraprendere azioni correttive tramite budget-map.
Man mano che i vincoli cambiano, i vincoli temporali possono essere inequivalenti e perdere l'intento originale. TEC garantisce che i vincoli di blocco e di primo livello siano tutti contestualizzati. I progettisti possono anche confrontare varie versioni del design e dei vincoli.
Attraverso l'uso degli SVA, i progettisti possono non solo acquisire e convalidare l'intento temporale del progetto come definito nei file dei vincoli temporali, ma anche ridurre la necessità di simulazioni a livello di gate e le sfide legate all'impostazione di tale analisi.