Man mano che i progetti SoC diventano sempre più complessi, guidati dall'integrazione di più funzionalità e requisiti PPA più severi, i progettisti devono affrontare numerose iterazioni costose e dispendiose in termini di tempo per ottimizzare funzionalità, prestazioni e producibilità.
Lo sviluppo e la convalida dei vincoli temporali sono fondamentali per ogni fase del flusso di implementazione. I progettisti devono creare e gestire vari stili di vincolo per supportare attività diverse.
Inoltre, la progettazione dell'orologio sta diventando sempre più complessa con la crescente funzionalità dei chip, che richiede uno sforzo sostanziale per analizzare, eliminare le ridondanze e guidare il motore CTS verso una struttura ad albero di clock ottimale.
La suite Gencellicon affronta le sfide chiave nello sviluppo dei chip e nella chiusura dei tempi automatizzando e accelerando il processo di progettazione. Se abbinato a una metodologia shift-left, consente cicli di progettazione SoC più prevedibili ed efficienti, riducendo costi, tempistiche e iterazioni di progettazione. Inoltre facilita l'approvazione RTL di alta qualità, riducendo al minimo il rischio di rilavorazione dalla sintesi o dal P&R a RTL.
