Clock Analyzer est un outil de visualisation, d'analyse et de vérification de la logique de l'horloge. Utilisé pour l'analyse de l'horloge avant le CTS et la vérification de l'arbre d'horloge après le CTS, il aide les concepteurs à comprendre la propagation et la topologie de l'horloge et à fusionner des points pour résoudre les problèmes d'arborescence d'horloge, les groupes asymétriques et tout conflit de mode.
Clock Analyzer génère un schéma visuel détaillé de l'architecture de l'horloge, de la logique de l'horloge, de la topologie de l'horloge et des formes d'onde, ce qui permet de comprendre la propagation de l'horloge sur le SOC et de simplifier le schéma d'horloge pour une meilleure lisibilité. Les designers peuvent explorer la logique de chronométrage pour déterminer les interactions entre les horloges, les exceptions dans l'arborescence des horloges, les groupes asymétriques, les conflits de modes ou d'autres informations similaires.
Clock Analyzer aide RTL et les ingénieurs d'implémentation à concevoir des horloges afin de minimiser le temps de débogage et de comprendre la topologie du réseau d'horloges. Les ingénieurs d'implémentation peuvent définir des contraintes temporelles CTS afin d'éliminer les itérations CTS.
Fournit des fonctionnalités permettant de vérifier l'implémentation du CTS dans les domaines de puissance, les problèmes d'équilibrage, les DRC, les exceptions dans l'arborescence d'horloge, les conflits de mode et la validation de tout SDC associé au CTS.
En analysant les branches du réseau d'horloges, Clock Analyzer est capable de déterminer et d'optimiser le regroupement asymétrique des branches indépendantes du réseau d'horloges afin de réduire la superficie, la puissance et la congestion du réseau d'horloge.