Analysez les scénarios de partitionnement optimaux du design en fonction de l'objectif du concepteur. Analyse de faisabilité du RTL afin d'éliminer les problèmes physiques très rapidement. Estimez le PPA à RTL et générez un plan d'étage à l'avance. Générez des garanties pour tous les outils en aval.
Gencellicon Chip Planner est le premier outil Shift Left qui permet aux concepteurs de mieux comprendre la faisabilité de la mise en œuvre physique de leur conception dès les premiers stades, sans avoir à dépendre des outils de mise en œuvre traditionnels. Les concepteurs peuvent explorer différents scénarios de plan sur la base de mesures identifiées, avec la possibilité d'effectuer une analyse hypothétique, en sélectionnant le scénario le plus efficace à mettre en œuvre.
Chip Planner est conçu pour permettre d'explorer le RTL et de suggérer différentes options de partitionnement en fonction des critères choisis. Le SDC correspondant sera généré automatiquement pour les nouvelles repartitions RTL.
Chip Planner donne un aperçu précoce de la mise en œuvre physique du design et fournit des analyses hypothétiques aux concepteurs afin qu'ils puissent faire les meilleurs choix possibles en sélectionnant l'un des nombreux plans d'étage générés automatiquement.
La vérification unique des plans d'étage par Chip Planner permet aux concepteurs de valider les plans par rapport à l'ensemble complet de règles de la description du design, afin de vérifier les incohérences entre le RTL, le plan, l'emplacement des ports et le routage.