À mesure que les conceptions de semi-conducteurs deviennent plus avancées et que la complexité des SoC augmente, les goulots d'étranglement liés à la vérification peuvent retarder les calendriers et compromettre la qualité du silicium. Verilog-to-LVS (V2LVS) de deuxième génération de Calibre introduit une architecture modulaire et parallèle qui accélère considérablement la traduction des netlists, réduit l'utilisation de la mémoire jusqu'à 92 % et fournit des informations de débogage améliorées. Les nouveaux rapports, la gestion du réseau alimentation/mise à la terre et l'amélioration de l'expérience utilisateur garantissent une mise en page fiable et évolutive par rapport à une approbation schématique. Cet article explore les innovations architecturales et les avancées pilotées par l'utilisateur dans le nouveau V2LVS, en mettant en évidence les avantages réels pour les clients, l'amélioration de l'efficacité et une feuille de route pour les futures fonctionnalités de vérification numérique de la conception.
