À mesure que les conceptions de semi-conducteurs sont de plus en plus avancées et que la complexité des SoC augmente, les problèmes de vérification peuvent retarder les délais et compromettre la qualité du silicium. Le Verilog-to-LVS (V2LVS) de deuxième génération de Calibre introduit une architecture modulaire et parallèle qui accélère considérablement la traduction des netlists, réduit la consommation de mémoire jusqu'à 92 % et fournit de meilleures informations de débogage. Les nouveaux rapports, la gestion de l'alimentation et de la mise à la terre et l'amélioration de l'expérience utilisateur garantissent une mise en page fiable et évolutive par rapport à une approbation schématique. Cet article explore les innovations architecturales et les avancées apportées par les utilisateurs au sein du nouveau V2LVS, en mettant en évidence les avantages réels pour les clients, l'amélioration de l'efficacité et une feuille de route pour les fonctionnalités futures en matière de vérification numérique de la conception.
