Élargir la vérification physique du monde des circuits intégrés au monde de l'emballage avancé afin d'améliorer la fabricabilité des emballages multimatrices. Utilisez un poste de pilotage Calibre pour le DRC, le LVS et le PEX au niveau de l'assemblage, sans perturber les formats et outils d'emballage traditionnels.
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Pour les technologies d'emballage telles que l'emballage au niveau des gaufrettes (FOWLP), le processus de conception et de vérification des emballages peut être difficile. Comme la fabrication du FOWLP se fait au « niveau de la plaquette », elle intègre la génération de masques, de la même manière que le flux de fabrication des SoC. Des processus de conception et de vérification solides des emballages doivent être mis en place afin que les concepteurs puissent garantir la fabricabilité du FOWLP par la fonderie ou la société OSAT. La plateforme de circuits imprimés (PCB) Xpedition® Enterprise fournit une plateforme de co-conception et de vérification qui utilise à la fois des environnements de conception de packages et des outils de vérification physique du SoC pour FOWLP. La fonctionnalité Calibre 3DStack étend la vérification d'approbation au niveau des matrices Calibre afin de permettre la vérification DRC et LVS de systèmes multipuces complets, y compris le conditionnement au niveau des plaquettes, sur tous les nœuds de processus, sans interrompre les flux d'outils actuels ni nécessiter de nouveaux formats de données.
L'emballage au niveau des wafers (WLP) permet un facteur de forme supérieur et de meilleures performances par rapport aux modèles de circuits intégrés (IC) de système sur puce (SoC). Bien qu'il existe de nombreux styles de conception d'emballages au niveau des plaquettes, les emballages au niveau des wafers (FOWLP) sont une technologie populaire validée par le silicium. Cependant, pour que les concepteurs FOWLP puissent garantir un rendement et des performances acceptables, les entreprises d'automatisation de la conception électronique (EDA), les sociétés externalisées d'assemblage et de test de semi-conducteurs (OSAT) et les fonderies doivent collaborer pour établir des flux de conception et de vérification physique automatisés, cohérents et unifiés. L'association des environnements de conception de packages aux outils de vérification physique du SoC garantit la mise en place des plateformes de co-conception et de vérification nécessaires. Grâce aux capacités de conception de circuits imprimés (PCB) améliorées de la plateforme Xpedition Enterprise et à la fonctionnalité de vérification étendue basée sur GDSII de la plateforme Calibre combinée à l'extension Calibre 3DStack, les concepteurs peuvent désormais appliquer la validation au niveau des matrices Calibre DRC et la vérification LVS à une grande variété d'assemblages de matrices empilées 2,5D et 3D, y compris le FOWLP, pour garantir la fabricabilité et les performances.
L'outil Calibre 3DStack étend la vérification d'approbation au niveau des matrices Calibre pour terminer la vérification d'approbation d'un large éventail de modèles de matrices empilées 2,5D et 3D. Les concepteurs peuvent effectuer la vérification DRC et LVS de systèmes multipuces complets sur n'importe quel nœud de processus en utilisant les flux d'outils et les formats de données existants.
L'outil Calibre 3DStack permet aux concepteurs de vérifier l'alignement précis entre les différentes matrices d'un assemblage multi-matrices.
L'outil Calibre 3DStack permet de vérifier la connectivité au niveau du système pour l'assemblage de plusieurs puces, ce qui permet aux concepteurs de vérifier que les matrices, les interposeurs et les packages sont connectés comme prévu.
L'outil Calibre 3DStack permet aux concepteurs de vérifier la connectivité autonome entre l'interposeur et le package sans inclure les bases de données de conception des matrices individuelles.
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