Una plataforma de restricciones de aprobación proporciona la degradación, la presupuestación y la equivalencia jerárquica de las restricciones de tiempo en cualquier fase del flujo de ASIC o FPGA. El certificador de restricciones proporciona una amplia capacidad para validar las restricciones y excepciones temporales con respecto al HDL subyacente.
Constraints Certifier utiliza algoritmos formales para verificar las restricciones temporales y, por lo tanto, proporciona un análisis preciso y profundo tanto del diseño como de las restricciones temporales asociadas. El uso de un motor formal para analizar el comportamiento del diseño y los archivos SDC reduce el ruido y las falsas advertencias asociadas a los métodos de comprobación estática. Los diseñadores pueden generar un SDC incremental en caso de que al SDC original le falten restricciones. Al tratar la intención del diseñador en el archivo SDC asociado, los SVA pueden recopilar los requisitos para una mayor simulación y obtener resultados precisos.
El certificador de restricciones permite a los diseñadores realizar restricciones, descensos de categoría y presupuestación jerárquica en función de los porcentajes, el retraso o los niveles lógicos. Los diseñadores pueden depurar visualmente las rutas fallidas y tomar medidas correctivas a través del mapa presupuestario.
A medida que cambian las restricciones, las restricciones temporales pueden ser inequivalentes y perder la intención original. TEC garantiza que las restricciones de bloques y de nivel superior estén todas en su contexto. Los diseñadores también pueden comparar varias versiones del diseño y las restricciones.
Mediante el uso de los SVA, los diseñadores no solo pueden capturar y validar la intención temporal del diseño tal como se define en los archivos de restricciones de tiempo, sino que también reducen la necesidad de simular a nivel de puerta y los desafíos de configurar dicho análisis.