A medida que los diseños de SoC se hacen cada vez más complejos (impulsados por la integración de más funciones y requisitos de PPA más estrictos), los diseñadores se enfrentan a numerosas iteraciones costosas y lentas para optimizar la funcionalidad, el rendimiento y la capacidad de fabricación.
Las restricciones de tiempo, el desarrollo y la validación son fundamentales para cada etapa del flujo de implementación. Los diseñadores deben crear y gestionar varios estilos de restricciones para poder realizar diferentes tareas.
El diseño de relojes también es cada vez más complejo, con el aumento de la funcionalidad de los chips, lo que requiere un esfuerzo considerable para analizarlo, eliminar las redundancias y guiar el motor CTS hacia una estructura de árbol de relojes óptima.
La suite Gencellicon aborda los principales desafíos del desarrollo de los chips y el cierre temporal mediante la automatización y la aceleración del proceso de diseño. Cuando se combina con una metodología de cambio a la izquierda, permite ciclos de diseño del SoC más predecibles y eficientes, lo que reduce los costes, la programación y las iteraciones de diseño. También facilita la firma de RTL de alta calidad, lo que minimiza el riesgo de volver a trabajar de síntesis o P&R a RTL.
