Eine Plattform für Abzeichnungsbeschränkungen ermöglicht Herabstufung, Budgetierung und hierarchische Äquivalenz von Zeitbeschränkungen in jeder Phase des ASIC- oder FPGA-Flows. Der Constraints Certifier bietet umfassende Funktionen zur Validierung von Einschränkungen und zeitlichen Ausnahmen in Bezug auf das zugrunde liegende HDL.
Constraints Certifier verwendet formale Algorithmen, um die Zeitbeschränkungen zu verifizieren und bietet so eine genaue, eingehende Analyse sowohl des Entwurfs als auch der damit verbundenen Zeitbeschränkungen. Die Verwendung einer formalen Engine zur Analyse des Verhaltens des Designs und der SDC-Dateien reduziert das Rauschen und die Fehlwarnungen im Zusammenhang mit statischen Prüfmethoden. Designer können inkrementelles SDC generieren, falls im ursprünglichen SDC Einschränkungen fehlen. Wenn es um die Absicht des Designers in der zugehörigen SDC-Datei geht, können SVAs die Anforderungen für weitere Simulationen erfassen, um präzise Ergebnisse zu erzielen.
Der Constraints Certifier ermöglicht es Designern, Einschränkungen, Herabstufungen und hierarchische Budgetierung auf der Grundlage von Prozentsätzen, Verzögerungen oder Logikstufen durchzuführen. Designer können fehlerhafte Pfade visuell debuggen und Korrekturmaßnahmen über Budget-Map ergreifen.
Wenn sich Einschränkungen ändern, können Zeitbeschränkungen inäquivalent sein und die ursprüngliche Absicht verlieren. TEC stellt sicher, dass Block- und Top-Level-Beschränkungen alle kontextbezogen sind. Designer können auch verschiedene Versionen von Design und Einschränkungen vergleichen.
Durch die Verwendung von SVAs können Konstrukteure nicht nur die Zeitabsicht des Entwurfs, wie sie in den Timing-Constraints-Dateien definiert ist, erfassen und validieren, sondern auch den Bedarf an Simulationen auf Gate-Ebene und die Herausforderungen bei der Einrichtung einer solchen Analyse reduzieren.