Siemens EDA Veranstaltungen und Webinare

Informieren Sie sich über Einzelheiten zu Questa 2026.1: schnellere Regressionsleistung, neue Funktionen zur Debug-Sichtbarkeit und Verbesserungen beim Coverage-Abschluss, um der wachsenden Komplexität der UVM/SystemVerilog-Umgebung gerecht zu werden.

In diesem Webinar zeigen wir, wie Sie mit anpassbaren Add-Ons Xpedition Standard bei Bedarf erweitern können: Signalintegritätsanalyse vor und nach dem Layout (powered by HyperLynx), Rigid-Flex-Design und erweitertes ECAD-MCAD-Co-Design.

Erfahren Sie, wie Takt-Gating-Strategien mit modulbasierter Berichterstattung kaskadierte Optimierungsmöglichkeiten tief in den Fan-In- und Fan-Out-Pfaden identifizieren und die Watteinsparung pro Konstruktionsstunde maximieren, was ein Design mit geringem Stromverbrauch ermöglicht.

Erfahren Sie, wie die PSS-Sprache es Ihnen ermöglicht, die Absicht der Überprüfung festzulegen und Questa One zu verwenden, um Zufallstests für Sie zu erstellen; und diese können „realisiert“ werden, sodass sie auf verschiedenen Plattformen, Tools und Überprüfungsphasen ausgeführt werden können.

Erkunden Sie die SoftMax-Architektur und Mikroarchitektur, um Leistung, Fläche und Ressourcen für Edge-Inferenz in Einklang zu bringen. Entdecken Sie agile FPGA-Design-Workflows, um mit den sich weiterentwickelnden Algorithmen Schritt zu halten.

Entdecken Sie, wie Questa One Sim die Simulation mit ParallelSim-Technologie, integriertem PSS, VHDL Constraint Solver, automatischen Codeabdeckungsausschlüssen und mehr für RTL, Simulationen auf Gate-Ebene und Berichterstattung beschleunigt.

In diesem Webinar wird das UALink-Protokoll vorgestellt, wobei der Schwerpunkt auf seiner Architektur und den wichtigsten Funktionen liegt, die skalierbare KI-Systeme ermöglichen. Anschließend gehen wir auf die grundlegenden Funktionen von Siemens Avery UALink Verification IP ein.

In diesem Webinar wird das UALink-Protokoll vorgestellt, wobei der Schwerpunkt auf seiner Architektur und den wichtigsten Funktionen liegt, die skalierbare KI-Systeme ermöglichen. Anschließend gehen wir auf die grundlegenden Funktionen von Siemens Avery UALink Verification IP ein.

Entdecken Sie High-Level Synthesis und ihre Vorteile bei der schnellen und präzisen Herstellung von Hardwarebeschleunigern. Wir werden Schritt für Schritt den Entwurf und die Überprüfung des Wake Word-Algorithmus mithilfe von HLS behandeln.

Isolierte Arbeitsabläufe führen zu Engpässen, die die Konstruktionszyklen verlangsamen und die Qualität beeinträchtigen. Dieses Webinar stellt einen neuen Ansatz für synergistische Verifikationsumgebungen vor, die das integrierte ecosystem von Questa™ Developer/IVE verwenden.

Entdecken Sie, wie Aprisa AI und das Siemens EDA KI-System die RTL-to-GDS-Produktivität um das Zehnfache, die Effizienz der Rechenzeit um das Dreifache und PPA um 10% steigern, mit ML & RL, generativer und agentischer KI für beschleunigtes Lernen und EDA-Workflow-Automatisierung.

Dieses Webinar zeigt, wie Questa One Property Assist Benutzeraufforderungen in optimierte LLM-Prompts umwandelt, von LLM bereitgestellte Lösungen abruft und dem Benutzer die am besten generierten SVA-Eigenschaften präsentiert.

In diesem Webinar wird Questa One Sim CX vorgestellt, eine innovative, abdeckungsgesteuerte Simulationslösung, die die UVM-Verifizierung revolutioniert, indem sie die Inferenz von Abdeckung und Stimulus automatisiert und die Generierung auf unbedeckte Bereiche ausrichtet.

Erfahren Sie, wie die Questa One DFT Verification-Lösung in Kombination mit Tessent Silicon Lifecycle Solutions für eine Weiterentwicklung der Benutzererfahrung und Leistung sorgt, um diesen neuen Herausforderungen bei der Verifizierung zu begegnen.

Erfahren Sie, wie Questa One Sim FX Fehlerkampagnen mit Funktionen zur Optimierung von Fehlerlisten und Testrankings sowie einer nahtlosen Integration in bestehende Testbench-Umgebungen und umfassenden Funktionen zur Fehleranalyse optimiert.

Erfahren Sie, wie Questa Verification IQ Testplan Author in die Tools für das Application Lifecycle Management (Siemens, Polarion und Jama) integriert wird, um eine kollaborative Rückverfolgbarkeitslösung bereitzustellen, die Ihren Verifizierungsworkflow transformiert.

In dieser Sitzung wurde eine transformative Lösung aus vernetzten Plattformen mit datengesteuerten Ansätzen und KI-Integration vorgestellt, um den Herausforderungen zu begegnen, die sich aus wechselseitigen Abhängigkeiten, Personaleinschränkungen und Effizienz sowie Qualitätssicherung ergeben.

In diesem Webinar werden wir untersuchen, wie die funktionale Fehlerbewertung die Fehlerabdeckung verbessert. Lernen Sie die Vorteile der Integration funktionaler Fehlerbewertung in DFT-Prozesse kennen, insbesondere die Behandlung von Fehlern, die durch Scan-Tests nicht überprüft werden können.

In dieser Sitzung ging es um Avery Verification IP for Ethernet 1.6T, Infiniband, UALink und UEC. Es bietet umfassende Protokollabdeckung, Skalierbarkeit und erweitertes Debugging zur Überprüfung komplexer Designs für Konnektivität der nächsten Generation.

Dieses Webinar wird sich mit der entscheidenden Rolle der Hardware-Sicherheitsüberprüfung befassen und erläutern, warum sie für den Schutz moderner FPGA-Designs von RTL bis hin zum FPGA-Bitstream unerlässlich ist. Hervorgehoben: Bitwise von Red Balloon Security

In diesem Webinar werden wir die Möglichkeiten des Debugging-Codes und der Funktionsabdeckung untersuchen, während die RTL-Simulation noch läuft, und wie interaktive Abdeckungsanalysen zu einer deutlich schnelleren Entwicklung und Testbench-Inbetriebnahme führen können.

In dieser Sitzung wird gezeigt, wie Sie mit Questa Verification IQ Regression Navigator, einer kollaborativen browserbasierten, datengesteuerten Verifikationslösung der nächsten Generation, die Ursachenanalyse beschleunigen und die Debug-Bearbeitungszeit reduzieren können.

In dieser Sitzung werden die erweiterten Funktionen von Averys PCIe Gen 7 Verification IP behandelt, einschließlich dynamischer Testbench-Erstellung, ausgeklügelter Traffic-Generierung, Fehlerinjektion und Prüfungen der Protokollkonformität

Dieses Webinar konzentriert sich auf die Verwendung von SafetyScope während des gesamten Sicherheitsentwurfszyklus: Architekturphase, RTL-Phase und Post-Synthese-Phase. Demos: FIT- und ISO-26262-Metriken, was wäre, wenn die Analyse ASIL B erreicht, optimierte Fehlerlisten.

Das Debuggen von Testbänken kann eine Herausforderung sein, daher zeigt dieses Webinar Möglichkeiten zur Vereinfachung und Beschleunigung des Prozesses, wie einfache Linienschritte, dynamische Variablenüberwachung, Constraint-Debugging und UVM-Topologievisualisierung.

Dieses Webinar wird Sie mit umfassenden Methoden zur Einhaltung von Sicherheitsbestimmungen ausstatten, um aktuelle und neue Anforderungen an FPGA-Designs mithilfe der FPGA-Äquivalenzüberprüfung von RTL bis Bitstream zu erfüllen.

In dieser Sitzung werden die leistungsstarken Smart Regression-Funktionen im Questa Verification IQ Regression Navigator von Siemens EDA untersucht — einer kollaborativen browserbasierten, AI/ML-datengesteuerten Verifikationslösung der nächsten Generation.

In diesem Webinar werden die Grenzen der bestehenden FPU-C++-Referenzmodellverifizierung im Vergleich zu einem alternativen Ablauf aufgezeigt, der formale Eigenschaftsprüfungen verwendet, um FPU-Designs effektiv zu verifizieren und deren Genauigkeit und Zuverlässigkeit sicherzustellen.