Analyzujte optimální scénáře rozdělení návrhu na základě cíle projektanta. Analýza proveditelnosti RTL k včasnému odstranění fyzických problémů. Odhadněte PPA na RTL a vygenerujte časný půdorys. Generujte kolaterály pro všechny následné nástroje.
Gencellicon Chip Planner je první nástroj Shift-Left, který umožňuje návrhářům získat hluboký vhled do proveditelnosti fyzické implementace jejich návrhu ve velmi raných fázích, aniž by byli závislí na tradičních implementačních nástrojích. Návrháři mohou prozkoumat různé scénáře půdorysu na základě identifikovaných metrik, se schopností provádět analýzu typu „co kdyby“ a vybrat nejefektivnější scénář pro implementaci.
Plánovač čipů je navržen tak, aby poskytoval možnost prozkoumat RTL a navrhovat různé možnosti rozdělení na základě zvolených kritérií. Nové RTL repartice budou automaticky vygenerovány odpovídající SDC.
Chip Planner poskytuje včasný pohled na fyzickou implementaci návrhu a poskytuje analýzu typu „co kdyby“ pro návrháře, aby provedli nejlepší možné volby půdorysu a vybrali jeden z mnoha automaticky generovaných půdorysů.
átní ověření půdorysu Chip Planner umožňuje návrhářům ověřit půdorysy podle vyčerpávající sady pravidel popisu skutečného návrhu, aby zkontrolovali nesrovnalosti mezi RTL, půdorysem, umístěním portu a směrováním.