數位 IC 設計的定位與路由軟體

您如何在競爭激烈的運行時獲得出色的結果質量？在進階流程節點上設計實作的挑戰需要一個新的位置和路由模式。

趨勢與技術

數位實施面臨的挑戰

管理設計複雜性、效能/功率/區域目標，以及上市時間是現代 SoC 設計中的關鍵挑戰。設計規則複雜度和會議時間使設計完成比以往更具挑戰性，並且需要在地點和路線方面改變範例。

廣泛使用多種圖案技術、EUV 平版和混合高度單元格，使放置和佈線變得複雜。為了有效實現 DRC 封閉，需要對位置和路線技術進行基本改變。

市場希望具有最低功耗和最高性能的 IC。突破性的優化技術可以將電源降到最低，同時實現時間和面積目標並控制開發成本。

由於線路/通路阻力的增加，準確的路線後計時估算比以往任何時候都難以置信。透過在流程中提早提取詳細路由可見度，避免迭代、改善 PPA 並縮短關閉時間。

Reduce total power consumption for power sensitive applications

Realize fast design closure and solve advanced node high wire/via resistivity challenges

Certified by leading foundries through 4 nm and fast ramping on 3 nm certifications