流量集成
输入/输出优化与Xpedition Enterprise设计流程紧密集成，可在项目的任何阶段使用Xpedition原理图设计环境中的选项卡进行访问。原理图、PCB 布局和 FPGA 数据库通过同步助手保持同步。这使用户可以更好地控制项目的设计数据流。此外，原理图用户可以决定何时将FPGA数据（新的或更新的）传输到PCB设计中。在开始在 PCB 上进行布局或布线之前，I/O 优化器允许在平面图窗口中使用 Xpedition 项目数据进行平面规划，以便更好地进行初始分配。然后可以将结果导出到 Xpedition 的布局环境中。FPGA 部件在项目或企业库级别进行管理。
信号分组
可以轻松创建信号组，以管理高引脚数 FPGA 的信号复杂度并加快引脚分配过程。每个组可以定义特定硬件功能的接口，以便稍后在 FPGA 中实现。在工具中，这些组可以被视为单独的 HDL 实体。信号组可以通过 GUI 手动创建，也可以从 HDL 文件（Verilog 或 VHDL）中提取。
引脚分区
通过对 FPGA 的 I/O 组中的引脚进行分组，优化器在引脚分配方面提供了更大的灵活性。引脚分区的优势包括更好的PCB连接规划、自定义符号生成以及最大限度地减少组内的引脚交换规则，从而更好地控制引脚优化，改善网络解密。此外，信号组可以作为单个实体分配给分区，无需在 I/O 库之间划分信号组。GUI 使管理工具内的引脚分区变得直观而简单。
信号和引脚分配
手动将数百个 HDL 信号分配给 FPGA 引脚，同时严格遵守 FPGA 供应商的规则，这对所有人来说都是一项挑战。为了解决这个问题，I/O 优化器为用户提供了一个包含有用功能的直观的 GUI。其中包括自动分配、监督信号标准、通过简单拖放进行分配、支持对对象集进行操作和动态过滤。这使得信号引脚分配成为一个简单的操作。对引脚分配所做的每项更改都通过板载FPGA流程进行管理，并且保持一致，因为优化器位于FPGA和PCB流程之间，传达两端所做的所有更改。
自动生成零件和符号
FPGA 设备的本质要求对符号生成过程采用不同的方法。在项目过程中，FPGA 逻辑可能会多次更改，并且符号必须与这些更改保持一致。用户拥有一系列强大的功能，使符号创建变得简单、快速且无错误，同时仍允许完全控制符号创建过程。与手动创建符号相比，时间从几小时或几天缩短到几分钟。
楼层规划
PCB 设计流程的一个重要阶段是电路板布局本身的元件放置和方向。可以在印刷电路板布局之前和期间进行平面规划。设计人员有一个明显的优势，那就是能够从项目的早期阶段就更改FPGA的引脚分配。
网线解开
- 信号引脚分配可以自动优化，同时遵守引脚的特定规则和限制。这样可以实现高效的网线解开，从而导致：
- 减少了层数
- 最大限度地减少信号完整性问题
- 增加计时预算
- 最小化 PCB 上的走线长度
- FPGA 在电路板上的原位布线时间要快得多。
I/O 优化器可确保在信号分配过程中进行无差错的引脚交换。可以根据Xpedition布局数据进行解析，也可以在楼层规划期间更早地完成。此外，它完全支持引脚、引脚转义、走线末端和布线目标之间。
FPGA 多实例
在大多数情况下，同一个FPGA设备将在项目之间共享不同的逻辑功能，甚至在单个项目中共享不同的逻辑功能。I/O 优化器完全支持这些情况，这是在项目开发期间自动完成的。BOM 报告中列出了由不同功能符号表示的 FPGA 以及供应商的代码。
多 FPGA 优化
没有这种最先进的技术，几乎不可能成功优化两个或多个 FPGA 设备之间的连接。优化算法评估所有可能的连接组合，以达到最佳的互连，从而最大限度地减少初始分配产生的网络交叉点，从而实现更高的路径完成率。FPGA I/O 优化器将多 FPGA 优化作为标准配置。
