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Gencellicon

时钟分析器

时钟分析器是一种时钟逻辑可视化、分析和验证工具。它用于 CTS 前的时钟分析和 CTS 后的时钟树验证，可帮助设计人员了解时钟传播和拓扑以及合并点，以调试时钟树问题、偏差组和任何模式冲突。

Excellicon 的高级定时限制功能

收购使SoC设计人员能够加快设计收尾速度，并通过管理提高约束正确性。

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为什么要使用时钟分析器？

Clock Analyzer 可生成时钟架构、时钟逻辑、时钟拓扑和波形的详细可视化图表，有助于理解 SOC 中的时钟传播，并能够简化时钟图以便于阅读。设计人员可以在确定时钟交互、时钟树异常、偏差组、模式冲突或其他此类信息时探索时钟逻辑。

经常问的问题

在运行自动化 CTS 工具之前，Clock Analyzer 可用于检查时钟架构并生成时钟逻辑的详细可视化图表，包括时钟拓扑和相关的波形，以了解整个 SOC 上的时钟传播。用户可以自动可视化整个时钟网络，灵活地以交互方式管理逻辑和物理层次结构、组合逻辑等，从而简化时钟图，便于阅读和记录。时钟分析器还可用于检测在 RTL 演变过程中经常遇到的时钟网络的预期或意外变化。