Bir imza kısıtlamaları platformu, ASIC veya FPGA akışının herhangi bir aşamasında zamanlama kısıtlamalarının düşürülmesi, bütçeleme ve hiyerarşik denkliğini sağlar. Kısıtlamalar sertifikası, temel HDL ile ilgili kısıtlamaları ve zamanlama istisnalarını doğrulamak için kapsamlı yetenekler sağlar.
Constraints Certifier, zamanlama kısıtlamalarını doğrulamak için resmi algoritmalar kullanır, böylece hem tasarımın hem de ilişkili zamanlama kısıtlamalarının doğru derinlemesine analizini sağlar. Tasarımın ve SDC dosyalarının davranışını analiz etmek için resmi bir motor kullanmak, statik kontrol yöntemleriyle ilişkili gürültüyü ve yanlış uyarıları azaltır. Tasarımcılar, orijinal SDC'nin kısıtlamaları eksik olması durumunda artımlı SDC oluşturabilir. İlişkili SDC dosyasındaki tasarımcı niyetiyle uğraşırken, SVA'lar kesin sonuçlar için daha fazla simülasyon gereksinimlerini yakalayabilir.
Constraints Certifier, tasarımcıların yüzdelere, gecikmeye veya mantık seviyelerine dayalı olarak kısıtlamaları düşürme ve hiyerarşik bütçeleme gerçekleştirmelerini sağlar. Tasarımcılar, başarısız yollarda görsel olarak hata ayıklayabilir ve bütçe haritası aracılığıyla düzeltici eylemler gerçekleştirebilir.
Kısıtlamalar değiştikçe, zamanlama kısıtlamaları eşdeğer olmayabilir ve orijinal niyeti kaybedebilir. TEC, blok ve üst düzey kısıtlamaların bağlam içinde olmasını sağlar. Tasarımcılar ayrıca tasarımın ve kısıtlamaların çeşitli versiyonlarını karşılaştırabilir.
SVA'ları kullanarak, tasarımcılar yalnızca zamanlama kısıtlamaları dosyalarında tanımlandığı gibi tasarımın zamanlama amacını yakalayıp doğrulamakla kalmaz, aynı zamanda kapı seviyesi simülasyonu ihtiyacını ve bu tür analizleri kurmanın zorluklarını da azaltabilir.