Kısıtlamalar Oluşturucu
RTL veya Gate düzeyinde tam çip çok modlu zamanlama kısıtlamaları oluşturma ve yönetimi. Zamanlama kısıtlamalarının alt seviyeden üst seviyeye otomatik olarak tanıtılması. Saat ve veri yayılımı analizi ve görselleştirme.
Tasarım Kapatma
Gencellicon yazılım portföyü
Gencellicon platformu, SDC kısıtlamalarını doğrulamak, oluşturmak ve yönetmek için kapsamlı, düşük gürültülü bir çözüm sunarak tasarımcıların çip geliştirmeyi kolaylaştırmasına yardımcı olur. Ayrıca, fiziksel uygulamaya hazırlığı artırmak için erken tasarım planlamasını ve fizibilite analizini destekler.
Zamanlama kapanışı ve erken fizibilite analizi
Gencellicon ürünleri şunlardan oluşur:
- Hızlandırılmış zamanlama kapatma için kısıtlamaları oluşturmak, yönetmek, değiştirmek, bütçelendirmek ve doğrulamak için araçlar sunan kapsamlı bir zamanlama kısıtlamaları platformu.
- Tasarımcıların optimum bölümleme stratejilerini tahmin etmelerini, alan, güç ve performans ölçümlerini tahmin etmelerini ve erken aşama bir kat planı geliştirmelerini sağlayan fiziksel farkındalığı içeren sola kaydırmalı bir metodoloji.
- Hem CTS öncesi saat analizi ve hata ayıklama hem de CTS sonrası saat ağacı doğrulaması için tasarlanmış akıllı bir saat analizi ve görselleştirme aracı. Ayrıca saat istisnaları ve eğri grup tanımları dahil olmak üzere saat ağacı kılavuz dosyaları oluşturur.
Ürünleri keşfedin
Üretkenliği artırın, sistematik ve yapıya göre doğru bir yaklaşım kullanın ve bu da talaş geliştirme döngüsünde büyük oranda azalma sağlar.
