En plattform för signeringsbegränsningar ger degradering, budgetering och hierarkisk ekvivalens av tidsbegränsningar i alla stadier av ASIC- eller FPGA-flödet. Constraints Certifier tillhandahåller omfattande funktioner för att validera begränsningar och tidsundantag med avseende på underliggande HDL.
Constraints Certifier använder formella algoritmer för att verifiera tidsbegränsningarna, vilket ger noggrann djupgående analys av både designen och dess tillhörande tidsbegränsningar. Att använda en formell motor för att analysera beteendet hos designen och SDC-filerna minskar brus och falska varningar i samband med statiska kontrollmetoder. Designers kan generera inkrementell SDC om det ursprungliga SDC saknar begränsningar. När du hanterar designerns avsikt i den tillhörande SDC-filen kan SVA:er fånga kraven för ytterligare simulering för exakta resultat.
Constraints Certifier ger designers möjlighet att utföra begränsningsnedgradering och hierarkisk budgetering baserat på procenttal, fördröjning eller logiknivåer. Designers kan visuellt felsöka felaktiga vägar och vidta korrigerande åtgärder via budgetkarta.
När begränsningar ändras kan tidsbegränsningar vara inlikvärdiga och förlora den ursprungliga avsikten. TEC säkerställer att block- och toppnivåbegränsningar är alla i sammanhanget. Designers kan också jämföra olika versioner av design och begränsningar.
Genom att använda SVA: er kan designers inte bara fånga och validera designens tidsintention enligt definitionen i tidsbegränsningsfiler utan också minska behovet av grindnivåsimulering och utmaningar med att ställa in sådan analys.