Begränsningsbyggare
Generering och hantering av tidsbegränsningar i flera lägen med full chip på RTL- eller gate-nivå. Automatisk marknadsföring av tidsbegränsningar från lägre nivå till övre nivå. Klocka- och dataförökningsanalys och visualisering.
Designstängning
Gencellicon mjukvaruportfölj
Gencellicon-plattformen erbjuder en omfattande lösning med låg ljudnivå för att verifiera, generera och hantera SDC-begränsningar, vilket hjälper designers att effektivisera chiputvecklingen. Det stöder också tidig designplanering och genomförbarhetsanalys för att förbättra beredskapen för fysisk implementering.
Tidstängning och tidig genomförbarhetsanalys
Gencellicon produkter består av:
- En omfattande plattform för tidsbegränsningar som erbjuder verktyg för att skapa, hantera, ändra, budgetera och validera begränsningar för snabbare tidsstängning.
- En skift-vänster-metod som innehåller fysisk medvetenhet, vilket gör det möjligt för designers att förutse optimala partitioneringsstrategier, uppskatta area, kraft och prestandamätvärden och utveckla en planlösning i tidigt skede.
- Ett intelligent klockanalys- och visualiseringsverktyg designat för både pre-CTS-klockanalys och felsökning, samt validering av klockträd efter CTS-CTS. Det genererar också vägledningsfiler för klockträd, inklusive klockundantag och snedvridgruppsdefinitioner.
Utforska produkter
Förbättra produktiviteten, använd ett systematiskt tillvägagångssätt som bygger på rätt konstruktion, vilket resulterar i en minskning av spånutvecklingscykeln med storleksordningar.
