Verifikacija bez stimulusa

Potpuno automatska aplikacija za traženje formalnih problema koja pronalazi duboko skrivene probleme zbog uobičajenih grešaka u kodiranju RTL, Formal Inspection omogućava otklanjanje širokog spektra problema bez testbenka.

Analiza povezivanja unutar Questa One SFV je potpuno automatizovano rešenje za iscrpnu verifikaciju statičke i dinamičke povezanosti bez potrebe za poznavanjem formalnih jezika ili jezika specifikacije svojstava.

Questa Increase Coverage je automatsko formalno rešenje za brže zatvaranje pokrivenosti kodom, koje se bavi nepobitnom činjenicom verifikacije: neki deo nepokrivenog koda uvek ostaje.

Formalne VIP AMBA i OnChip biblioteke poboljšavaju kvalitet i smanjuju rasporede izgradnjom stručnosti o protokolu i metodologiji u pakete tvrdnji za višekratnu upotrebu koji podržavaju popularne industrijske standarde interfejsa.

Questa One SFV verifikacija svojstava iscrpno otkriva sve greške u dizajnu koje se mogu pojaviti, bez potrebe za posebnim stimulusom za otkrivanje problema. Ovo osigurava da je verifikovani dizajn bez problema u svim pravnim scenarijima unosa.

Analiza registra Questa One SFV automatizuje iscrpnu verifikaciju ponašanja registra kontrole i statusa u odnosu na CSV ili IP-KSACT specifikaciju registra.

Bezbednosna analiza Questa One SFV je potpuno automatizovano rešenje za iscrpnu proveru da li samo putanje koje navedete može doći do sigurnosnih ili bezbednosnih elemenata skladištenja kritičnih.

Questa One SFV RTL ekvivalentnost automatski upoređuje specifikaciju RTL i implementaciju RTL kodnih blokova koristeći iscrpnu formalnu analizu. Nije potrebno poznavanje formalnih jezika ili jezika specifikacije imovine.

Analiza osetljivosti na Ks-u unutar Kuesta One SFV je automatizovano rešenje koje iscrpno otklanja 'Ks' probleme na nivou RTL bez testbenka.

Siemens Questa Equivalent FPGA rešenje osigurava da tokovi implementacije FPGA, kao što su sinteza i optimizacije mesta i rute, ne unose funkcionalne greške.

Gap Free verifikacija optimizuje kvalitet digitalnih dizajna dokazujući svu funkcionalnost za sve ulaze što dovodi do neviđenih niskih stopa izbegavanja problema.

Verifikacija dizajna na visokom nivou sa proširenjem Kuesta HL-SIC pomaže u otklanjanju problema pre sinteze započinjanjem verifikacije ranije u toku.

Questa One SFV Trust Analysis koristi automatizovanu analizu za otkrivanje i prijavljivanje zabrinutosti zbog ranjivosti u pogledu bezbednosti.

Obezbeđuje usklađenost RISC-V dizajna sa ISA i funkcionalnim preduslovima, ubrzavajući verifikaciju eliminišući potrebu za stvaranjem testbenka.

Questa One SFV FPU analiza značajno minimizira radno opterećenje verifikacije, obezbeđujući tačno usklađivanje implementacija sa plutajućim tačkama sa željenim ishodima.

Analiza zaštite od grešaka je rešenje zasnovano na formalnoj tehnologiji, koje analizira greške ubrizgavanjem i formalno proverava njihov ishod radi sigurnosti i sigurnosti hardvera.

Aplikacija Kuesta Post Silicon Debug koristi formalnu analizu i sintezu svojstava kako bi brzo izazvala probleme u logici duboko u SoC-u i dokazala da popravke neće slomiti ništa drugo.