Analizirajte optimalne scenarije particioniranja dizajna na osnovu cilja dizajnera. Analiza izvodljivosti RTL-a za rano otklanjanje fizičkih problema. Procijenite PPA na RTL-u i generišite rani tlocrt. Generišite kolaterale za sve nizvodne alate.
Gencellicon Chip Planner je prvi alat za pomeranje levo koji omogućava dizajnerima da steknu dubok uvid u fizičku izvodljivost implementacije svog dizajna u vrlo ranim fazama, a da ne zavise od tradicionalnih alata za implementaciju. Dizajneri mogu istražiti različite scenarije tlocrta na osnovu identifikovanih metrika, sa mogućnošću izvođenja analize šta ako, birajući najefikasniji scenario za implementaciju.
Planer čipova dizajniran je da pruži mogućnost istraživanja RTL-a i predloži različite opcije particioniranja na osnovu izabranih kriterijuma. Nove RTL reparticije će automatski generisati odgovarajući SDC.
Chip Planner pruža rani uvid u fizičku implementaciju dizajna i pruža analizu šta ako za dizajnere kako bi napravili najbolji mogući izbor tlocrta birajući jedan od mnogih automatski generisanih tlocrta.
instvena verifikacija tlocrta Chip Planner omogućava dizajnerima da potvrde tlocrte u odnosu na iscrpan skup pravila stvarnog opisa dizajna kako bi proverili nedoslednosti između RTL-a, tlocrta, postavljanja luke i rutiranja.