Graditelj ograničenja
Generisanje i upravljanje vremenskim ograničenjima u više režima punog čipa na nivou RTL ili Gate. Automatsko promovisanje vremenskih ograničenja sa donjeg nivoa na gornji nivo. Analiza i vizualizacija širenja sata i podataka.
Dizajn zatvaranja
Portfolio softvera Gencellicon
Gencellicon platforma nudi sveobuhvatno rešenje sa niskim nivoom buke za verifikaciju, generisanje i upravljanje SDC ograničenjima, pomažući dizajnerima da pojednostave razvoj čipova. Takođe podržava rano planiranje dizajna i analizu izvodljivosti radi poboljšanja spremnosti za fizičku implementaciju.
Vremensko zatvaranje i rana analiza izvodljivosti
Proizvodi Gencellicon sastoje se od:
- Sveobuhvatna platforma za vremenska ograničenja koja nudi alate za kreiranje, upravljanje, modifikaciju, budžet i validaciju ograničenja za ubrzano zatvaranje vremena.
- Metodologija pomeranja levo koja uključuje fizičku svest, omogućavajući dizajnerima da predvide optimalne strategije podele, procene metriku površine, snage i performansi i razviju tlocrt u ranoj fazi.
- Inteligentni alat za analizu i vizualizaciju sata dizajniran i za analizu takta pre CTS-a i otklanjanje grešaka, kao i za validaciju stabla sata nakon CTS-a. Takođe generiše datoteke navođenja stabla sata, uključujući izuzetke sata i definicije iskrivljenih grupa.
Istražite proizvode
Poboljšajte produktivnost, koristite sistematski i tačan pristup po konstrukciji što rezultira smanjenjem ciklusa razvoja čipova za redove veličine.
