Siemens EDA događaji i vebinari

Saznajte detalje o Kuesta 2026.1: brže performanse regresije, nove funkcije vidljivosti otklanjanja grešaka i poboljšanja zatvaranja pokrivenosti za rešavanje rastuće složenosti okruženja UVM/Sistemverilog.

Na ovom vebinaru ćemo pokazati kako prilagodljivi dodaci omogućavaju da proširite Xpedition Standard na zahtev: analiza integriteta signala pre i posle rasporeda (powered by HyperLynx), dizajn sa čvrstim fleksibilnošću i napredni ECAD-MCAD ko-dizajn.

Saznajte kako strategije postavljanja satova sa izveštavanjem zasnovanom na modulima identifikuju mogućnosti kaskadne optimizacije duboko unutar puteva za uključivanje i izvlačenje ventilatora i maksimiziraju uštede vate po inženjerskom satu, omogućavajući dizajn male snage.

Saznajte kako vam PSS jezik omogućava da odredite nameru verifikacije i koristite Questa One za kreiranje slučajnih testova za vas; i oni se mogu „realizovati“ da bi se pokrenuli na različitim platformama, alatima i fazama verifikacije.

Istražite SoftMAK arhitekturu i mikroarhitekturu da biste uravnotežili performanse, površinu, resurse za zaključivanje na ivici. Otkrijte agilne tokove rada FPGA dizajna kako biste držali korak sa razvijajućim algoritmima.

Otkrijte Questa One Sim ubrzava simulaciju pomoću ParallelSIM tehnologije, ugrađenog PSS-a, rešavača ograničenja VHDL, automatizovanih isključivanja pokrivenosti koda i još mnogo toga za RTL, simulacije na nivou vrata i pokrivenost.

Ovaj vebinar će predstaviti protokol uAlink, fokusirajući se na njegovu arhitekturu i ključne karakteristike koje omogućavaju skalabilne AI sisteme; zatim zaronite u osnovne mogućnosti Siemens Averi UaLink Verification IP.

Ovaj vebinar će predstaviti protokol uAlink, fokusirajući se na njegovu arhitekturu i ključne karakteristike koje omogućavaju skalabilne AI sisteme; zatim zaronite u osnovne mogućnosti Siemens Averi UaLink Verification IP.

Otkrijte sintezu visokog nivoa i njene prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivaćemo detaljni dizajn i verifikaciju algoritma Vake Vord pomoću HLS-a.

Silosni tokovi rada stvaraju uska grla koja usporavaju cikluse dizajna i ugrožavaju kvalitet. Ovaj vebinar uvodi novi pristup sinergističkim okruženjima za verifikaciju koristeći integrisani ecosystem Kuesta™ Developer/IVE.

Otkrijte kako Aprisa AI i Siemens EDA AI sistem povećavaju produktivnost RTL-to-GDS za 10k, efikasnost računarskog vremena za 3k i PPA za 10%, uz ML & RL, generativni i agentički AI za ubrzano učenje i automatizaciju EDA toka posla.

Ovaj vebinar pokazuje kako Questa One Properti Assist pretvara korisničke upite u optimizovane LLM upute, preuzima rešenja koja su pružena LLM i predstavlja najbolje generisana SVA svojstva za korisnika.

Ovaj vebinar predstavlja Questa One Sim CX, inovativno rešenje za simulaciju zasnovano na pokrivanju koje revolucioniše UVM verifikaciju automatizacijom zaključivanja pokrivenosti i stimulusa, pristrasnim generisanjem na neotkrivena područja.

Saznajte kako rešenje Questa One DFT verifikacije, u kombinaciji sa Tessent Silicon Lifecycle Solutions, pruža evoluciju u korisničkom iskustvu i performansama za rešavanje ovih novih izazova verifikacije.

Saznajte kako Questa One Sim FX optimizuje kampanje grešaka sa mogućnostima optimizacije liste grešaka i rangiranja testova, besprekornom integracijom sa postojećim okruženjima testbencha i sveobuhvatnim mogućnostima analize grešaka.

Otkrijte Questa Verification IQ Testplan Author integriše sa alatima za upravljanje životnim ciklusom aplikacija (Siemens Polarion i Jama) kako bi pružio rešenje za zajedničku sledljivost koje transformiše vaš tok verifikacije

Ova sesija je predstavila transformativno rešenje povezanih platformi sa pristupima zasnovanim na podacima i integracijom AI za rešavanje izazova sa kojima se suočavaju međuzavisnosti, ograničenja i efikasnost radne snage i osiguranje kvaliteta.

Na ovom vebinaru ćemo istražiti kako funkcionalno ocenjivanje grešaka poboljšava pokrivenost defekata. Naučite prednosti integrisanja funkcionalnog ocenjivanja grešaka u DFT procese, posebno rešavajući greške koje se ne mogu testirati testovima skeniranja.

Ova sesija je obuhvatila Avery Verification IP for Ethernet 1.6T, Infiniband, uAlink i UEC; pružajući sveobuhvatnu pokrivenost protokola, skalabilnost i napredno otklanjanje grešaka za verifikaciju složenih dizajna za povezivanje sledeće generacije.

Ovaj vebinar će se pozabaviti kritičnom ulogom verifikacije bezbednosti hardvera, navodeći zašto je od suštinskog značaja za zaštitu modernih FPGA dizajna od RTL-a do FPGA bitstreama. Istaknuto: Bitwise od strane Red Balloon Securiti

Na ovom vebinaru ćemo istražiti snagu koda za otklanjanje grešaka i funkcionalnu pokrivenost dok RTL simulacija još uvek radi, i kako interaktivna analiza pokrivenosti može dovesti do znatno bržeg dizajna i donošenja testbenka.

Ova sesija će pokazati kako ubrzati analizu osnovnih uzroka i smanjiti preokret otklanjanja grešaka pomoću Kuesta Verification IK Regression Navigator - rešenja za verifikaciju zasnovanog na podacima zasnovanog na pregledaču sledeće generacije, saradničkog rešenja za verifikaciju zasnovano na pregledaču.

Ova sesija će se pozabaviti naprednim karakteristikama Averi-ovog PCIe Gen 7 verifikacionog IP-a, uključujući dinamičko stvaranje testbenka, sofisticirano generisanje saobraćaja, ubrizgavanje grešaka i provere usklađenosti protokola

Ovaj vebinar će se fokusirati na korišćenje SafetiScope-a tokom ciklusa bezbednosnog dizajna: arhitektonska faza, RTL faza i faza post-sinteze. Demonstracije: FIT i ISO 26262 metrike, šta ako analiza dostigne ASIL B, optimizovane liste grešaka.

Otklanjanje grešaka u testovima može biti izazov, tako da će ovaj vebinar pokazati mogućnosti za pojednostavljenje i ubrzavanje procesa kao što su osnovno koračanje linija, dinamičko praćenje promenljivih, otklanjanje grešaka u ograničenjima i vizualizacija UVM topologije

Ovaj vebinar će vas opremiti sveobuhvatnim metodama usklađenosti sa bezbednošću i bezbednošću za rešavanje trenutnih i novih zahteva za FPGA dizajne koristeći FPGA proveru ekvivalencije od RTL-a do Bitstream-a.

Ova sesija će istražiti moćne funkcije pametne regresije u okviru Siemens EDA-ovog Questa Verification IQ Regression Navigator - rešenja za verifikaciju zasnovanog na AI/ML podacima sledeće generacije, kolaborativnog pregledača.

Ovaj vebinar će pokazati ograničenja postojeće verifikacije referentnog modela FPU C ++ u odnosu na alternativni tok koristeći formalnu proveru svojstava za efikasnu verifikaciju FPU dizajna; osiguravajući njihovu tačnost i pouzdanost.