Skip to main content
Táto stránka sa zobrazuje použitím automatického prekladu. Zobraziť namiesto toho v Angličtine?
Pevná farba pozadia Siemens tmavo modrá.
Gencellicon

Certifikátor obmedzení

Platforma obmedzení podpisu poskytuje degradáciu, rozpočtovanie a hierarchickú ekvivalentnosť časových obmedzení v ktorejkoľvek fáze toku ASIC alebo FPGA. Certifikátor obmedzení poskytuje komplexné možnosti na overenie obmedzení a časových výnimiek vzhľadom na základné HDL.

Pokročilé možnosti obmedzenia časovania s Excellicon

Akvizícia umožňuje dizajnérom SoC urýchliť uzavretie návrhu a zvýšiť správnosť obmedzení pomocou správy.

Prečo Certifikátor obmedzení

Obmedzenia Certifier používa formálne algoritmy na overenie časových obmedzení, čím poskytuje presnú hĺbkovú analýzu dizajnu a súvisiacich časových obmedzení. Použitie formálneho motora na analýzu správania návrhu a súborov SDC znižuje šum a falošné upozornenia spojené s metódami statickej kontroly. Návrhári môžu generovať prírastkové SDC v prípade, že pôvodnému SDC chýbajú obmedzenia. Pri riešení zámeru návrhára v pridruženom súbore SDC môžu SVA zachytiť požiadavky na ďalšiu simuláciu pre presné výsledky.

Často kladené otázky

Kontrola časovej ekvivalencie sa tradične označuje ako kontrola časových obmedzení zhora k bloku navzájom. Často je však potrebné skontrolovať dve rôzne verzie návrhu s rovnakým súborom časových obmedzení alebo jeden súbor obmedzení proti dvoma návrhmi. Obmedzovací certifikátor poskytuje komplexnú možnosť kontroly časových obmedzení vzhľadom na konštrukciu.