Платформа ограничений при подписании обеспечивает понижение в должности, бюджетирование и иерархическую эквивалентность временных ограничений на любом этапе процесса внедрения ASIC или FPGA. Сертификатор ограничений предоставляет исчерпывающие возможности для проверки ограничений и временных исключений в отношении базового HDL.
Constraints Certifier использует формальные алгоритмы для проверки временных ограничений, обеспечивая тем самым точный углубленный анализ как проекта, так и связанных с ним временных ограничений. Использование формального движка для анализа поведения проекта и файлов SDC снижает уровень шума и ложных предупреждений, связанных со статическими методами проверки. Разработчики могут создавать инкрементные SDC, если в исходном SDC отсутствуют ограничения. При работе с замыслами разработчика в соответствующем файле SDC SVA могут зафиксировать требования к дальнейшему моделированию для получения точных результатов.
Constraints Certifier позволяет разработчикам выполнять ограничения, понижать в должности и иерархическое бюджетирование на основе процентных показателей, задержек или логических уровней. Дизайнеры могут визуально отлаживать неисправные пути и принимать меры по их устранению с помощью бюджетной карты.
По мере изменения ограничений временные ограничения могут оказаться неэквивалентными и утратить первоначальный смысл. TEC обеспечивает соответствие всех блокировок и ограничений верхнего уровня контексту. Дизайнеры также могут сравнивать различные варианты дизайна и ограничений.
Используя SVA, проектировщики могут не только фиксировать и проверять сроки проектирования, определенные в файлах временных ограничений, но и снизить потребность в моделировании на уровне затвора и трудности, связанные с настройкой такого анализа.