Analizați scenariile optime de partiționare a designului pe baza obiectivului designerului. Analiza fezabilității RTL pentru a elimina problemele fizice din timp. Estimați PPA la RTL și generați un plan de etaj timpuriu. Generați garanții pentru toate instrumentele din aval.
Gencellicon Chip Planner este primul instrument shift-left care permite proiectanților să obțină o perspectivă profundă asupra fezabilității implementării fizice a proiectării lor în etape foarte timpurii, fără a fi dependenți de instrumentele tradiționale de implementare. Proiectanții pot explora diverse scenarii de plan de etaj pe baza măsurătorilor identificate, cu capacitatea de a efectua analize ce ar fi dacă, selectând cel mai eficient scenariu pentru implementare.
Planificatorul de jetoane este conceput pentru a oferi capacitatea de a explora RTL și de a sugera diverse opțiuni de partiționare pe baza criteriilor alese. Noile repartiții RTL vor avea SDC-ul corespunzător generat automat.
Chip Planner oferă o perspectivă timpurie asupra implementării fizice a proiectării și oferă analize ce ar fi dacă pentru designeri pentru a face cele mai bune alegeri posibile ale planului de etaj selectând unul dintre numeroasele planuri de etaj generate automat.
Verificarea unică a planului de etaj Chip Planner permite proiectanților să valideze planurile de etaj în raport cu setul exhaustiv de reguli al descrierii proiectului real pentru a verifica neconcordanțele dintre RTL, planul de etaj, amplasarea portului și rutare.