Uma plataforma de restrições de subscrição fornece rebaixamento, orçamentação e equivalência hierárquica de restrições de tempo em qualquer fase do fluxo ASIC ou FPGA. O certificador de restrições fornece capacidades abrangentes para validar restrições e exceções de tempo em relação ao HDL subjacente.
O Certificador de Restrições utiliza algoritmos formais para verificar as restrições de tempo, fornecendo assim uma análise precisa e aprofundada do projeto e das restrições de tempo associadas. A utilização de um motor formal para analisar o comportamento do design e dos ficheiros SDC reduz o ruído e os avisos falsos associados a métodos de verificação estática. Os designers podem gerar SDC incremental caso o SDC original esteja sem restrições. Ao lidar com a intenção do designer no arquivo SDC associado, os SVA podem capturar os requisitos para simulação adicional para resultados precisos.
O Certificador de Restrições capacita os designers a realizar rebaixamento de restrições e orçamentos hierárquicos com base em percentagens, atrasos ou níveis lógicos. Os designers podem depurar visualmente caminhos com falha e tomar medidas corretivas através do mapa do orçamento.
À medida que as restrições mudam, as restrições de tempo podem ser inequivalentes e perder a intenção original. O TEC garante que as restrições de bloco e de nível superior estão todas no contexto. Os designers também podem comparar várias versões de design e restrições.
Através do uso de SVA's, os projetistas podem não só capturar e validar a intenção de cronometragem do projeto conforme definido nos arquivos de restrições de tempo, mas também reduzir a necessidade de simulação no nível do portão e os desafios de configurar tal análise.