À medida que os designs de SoC se tornam cada vez mais complexos — impulsionados pela integração de mais funcionalidades e requisitos de PPA mais rigorosos — os designers enfrentam inúmeras iterações dispendiosas e demoradas para otimizar a funcionalidade, o desempenho e a capacidade de fabrico.
O desenvolvimento e a validação das restrições de tempo são essenciais para todas as fases do fluxo de implementação. Os designers devem criar e gerir vários estilos de restrição para suportar diferentes tarefas.
O design do relógio também está a tornar-se cada vez mais complexo com a crescente funcionalidade do chip, exigindo um esforço substancial para analisar, eliminar redundâncias e guiar o motor CTS para uma estrutura de árvore de relógio ideal.
A suíte Gencellicon aborda os principais desafios no desenvolvimento de chips e no encerramento do tempo, automatizando e acelerando o processo de design. Quando emparelhado com uma metodologia Shift-Left, permite ciclos de design de SoC mais previsíveis e eficientes — reduzindo custos, cronograma e iterações de design. Também facilita a assinatura RTL de alta qualidade, minimizando o risco de retrabalho da síntese ou P&R de volta para RTL.
