O Clock Analyzer é uma ferramenta de visualização, análise e verificação da lógica de temporização. Usado na análise de temporização pré-CTS e na verificação da árvore de relógio pós-CTS, ele ajuda os designers a entender a propagação e a topologia do relógio e os pontos de mesclagem para depurar problemas na árvore do relógio, grupos de distorção e quaisquer conflitos de modo.
O Clock Analyzer gera um diagrama visual detalhado da arquitetura de relógio, da lógica do relógio, da topologia do relógio e das formas de onda, ajudando na compreensão da propagação do relógio no SOC e na capacidade de simplificar o diagrama de relógio para facilitar a leitura. Os designers podem explorar a lógica de cronometragem para determinar as interações do relógio, as exceções da árvore do relógio, os grupos de distorção, os conflitos de modos ou outras informações semelhantes.
O Clock Analyzer ajuda os engenheiros de RTL e de implementação com o design do relógio para minimizar o tempo de depuração na compreensão da topologia da rede do relógio. Os engenheiros de implementação podem definir as restrições de tempo do CTS para eliminar as iterações do CTS.
Fornece recursos para verificar a implementação do CTS em domínios de energia, problemas de balanceamento, DRCs, exceções na árvore do relógio, conflitos de modo e validação de qualquer SDC associado ao CTS.
Analisando as ramificações da rede de relógios, o Clock Analyzer é capaz de determinar e otimizar o agrupamento distorcido de ramificações independentes da rede de relógios para reduzir a área, a energia e o congestionamento da rede de relógios.