Analise os cenários ideais de particionamento do projeto com base na meta do projetista. Análise de viabilidade do RTL para eliminar problemas físicos desde o início. Estime o PPA na RTL e gere uma planta inicial. Gere garantias para todas as ferramentas posteriores.
O Gencellicon Chip Planner é a primeira ferramenta shift-left que permite aos projetistas obter uma visão profunda da viabilidade de implementação física de seu projeto em estágios muito iniciais, sem depender das ferramentas de implementação tradicionais. Os projetistas podem explorar vários cenários de planta baixa com base em métricas identificadas, com a capacidade de realizar análises hipotéticas, selecionando o cenário mais eficiente para implementação.
O planejador de chips foi projetado para fornecer a capacidade de explorar o RTL e sugerir várias opções de particionamento com base nos critérios escolhidos. As novas repartições RTL terão o SDC correspondente gerado automaticamente.
O Chip Planner fornece uma visão precoce da implementação física do projeto e fornece análises hipotéticas para que os projetistas façam as melhores escolhas possíveis de planta baixa, selecionando uma das muitas plantas geradas automaticamente.
A verificação exclusiva da planta baixa do Chip Planner permite que os projetistas validem as plantas com base no conjunto exaustivo de regras da descrição real do projeto para verificar se há inconsistências entre o RTL, a planta baixa, a localização e o roteamento da porta.