Calibre 3DStack

Para tecnologias de embalagem, como embalagem em nível de wafer (FOWLP), o processo de design e verificação da embalagem pode ser desafiador. Como a fabricação do FOWLP ocorre no “nível do wafer”, ele incorpora a geração de máscaras, semelhante ao fluxo de fabricação do SoC. Fluxos sólidos de design e verificação de embalagens devem estar em vigor para que os projetistas possam garantir a capacidade de fabricação do FOWLP pela fundição ou pela empresa OSAT. A plataforma de placa de circuito impresso (PCB) Xpedition® Enterprise fornece uma plataforma de co-design e verificação que utiliza ambientes de design de pacotes e ferramentas de verificação física SoC para FOWLP. A funcionalidade do Calibre 3DStack amplia a verificação de aprovação em nível de matriz do Calibre para fornecer a verificação DRC e LVS de sistemas completos de várias matrizes, incluindo embalagens em nível de pastilha, em qualquer nó do processo, sem interromper os fluxos atuais de ferramentas ou exigir novos formatos de dados.

A verificação precisa dos projetos de embalagens em nível de wafer com ventilador (FOWLP) requer a integração de ambientes de design de embalagens com ferramentas de verificação de sistema em chip (SoC) para garantir a capacidade de fabricação e o desempenho da embalagem

O empacotamento em nível de wafer (WLP) permite maior formato e melhor desempenho em comparação com os designs de circuito integrado (IC) de sistema em chip (SoC). Embora existam muitos estilos de design de embalagem em nível de pastilha, a embalagem em nível de pastilha ventilada (FOWLP) é uma tecnologia popular validada por silício. No entanto, para que os projetistas do FOWLP garantam um rendimento e desempenho aceitáveis, as empresas de automação eletrônica de projeto (EDA), montagem e teste de semicondutores terceirizados (OSATs) e fundições devem colaborar para estabelecer fluxos de projeto e verificação física consistentes, unificados e automatizados. A união de ambientes de design de pacotes com as ferramentas de verificação física do SoC garante que as plataformas de co-design e verificação necessárias estejam em vigor. Com os recursos aprimorados de design de placa de circuito impresso (PCB) da plataforma Xpedition Enterprise e a funcionalidade expandida de verificação baseada em GDSII da plataforma Calibre combinada com a extensão Calibre 3DStack, os projetistas agora podem aplicar a aprovação em nível de matriz Calibre DRC e a verificação LVS a uma ampla variedade de conjuntos de matrizes empilhadas 2.5D e 3D, incluindo FOWLP, para garantir a capacidade de fabricação e o desempenho.