Weryfikacja bez bodźców

W pełni automatyczna aplikacja do poszukiwania problemów formalnych, która znajduje głęboko ukryte problemy z powodu typowych błędów kodowania RTL, Formal Inspection umożliwia wyeliminowanie szerokiego zakresu problemów bez stanowiska testowego.

Analiza łączności w ramach Questa One SFV to w pełni zautomatyzowane rozwiązanie do wyczerpującej weryfikacji łączności statycznej i dynamicznej bez konieczności znajomości języków formalnych lub specyfikacji właściwości.

Questa Increase Coverage pokrycie to automatyczne formalne rozwiązanie umożliwiające szybsze zamknięcie zasięgu kodu, które rozwiązuje niezaprzeczalny fakt weryfikacji: zawsze pozostaje pewien ułamek nieodkrytego kodu.

Formalne biblioteki VIP AMBA i OnChip poprawiają jakość i redukują harmonogramy, budując wiedzę z zakresu protokołów i metodologii w pakiety potwierdzeń wielokrotnego użytku, które obsługują popularne interfejsy branżowe.

Weryfikacja właściwości Questa One SFV wyczerpująco wykrywa wszelkie błędy projektowe, które mogą wystąpić, bez konieczności specjalnego bodźca do wykrycia problemu. Zapewnia to, że zweryfikowany projekt jest wolny od problemów we wszystkich legalnych scenariuszach wejściowych.

Analiza rejestru Questa One SFV automatyzuje wyczerpującą weryfikację zachowania rejestru kontroli i stanu w oparciu o specyfikację rejestru CSV lub IP-XACT.

Analiza zabezpieczeń w ramach Questa One SFV to w pełni zautomatyzowane rozwiązanie do wyczerpującej weryfikacji, czy tylko określone ścieżki mogą dotrzeć do elementów pamięci masowej o znaczeniu krytycznym dla bezpieczeństwa.

Questa One SFV RTL Equivalencia automatycznie porównuje specyfikację RTL i implementację bloków kodów RTL przy użyciu wyczerpującej analizy formalnej. Nie jest wymagana znajomość języków formalnych lub specyfikacji własności.

Analiza wrażliwości X w Questa One SFV to zautomatyzowane rozwiązanie, które wyczerpująco usuwa problemy „X” na poziomie RTL bez stanowiska testowego.

Rozwiązanie Siemens Questa Equivalent FPGA zapewnia, że przepływy implementacji FPGA, takie jak synteza i optymalizacja place-and-route, nie powodują błędów funkcjonalnych.

Weryfikacja bez przerwy optymalizuje jakość projektów cyfrowych, udowadniając wszystkie funkcje dla wszystkich danych wejściowych, co prowadzi do niespotykanych dotąd niskich wskaźników unikania problemów.

Weryfikacja projektu na wysokim poziomie dzięki rozszerzeniu Questa HL-SYC pomaga wyeliminować problemy przed syntezą, rozpoczynając weryfikację wcześniej w trakcie przepływu.

Questa One SFV Trust Analysis wykorzystuje zautomatyzowaną analizę do wykrywania i zgłaszania obaw związanych z lukami w zabezpieczeniach.

Zapewnia zgodność projektów RISC-V z warunkami ISA i funkcjonalnymi, przyspieszając weryfikację poprzez wyeliminowanie potrzeby tworzenia stanowisk testowych.

Analiza Questa One SFV FPU znacznie minimalizuje obciążenie weryfikacyjne, zapewniając dokładne dopasowanie implementacji zmiennoprzecinkowych do pożądanych wyników.

Fault Protection Analysis to rozwiązanie oparte na formalnej technologii, które analizuje usterki poprzez ich wstrzyknięcie i formalnie sprawdza ich wynik pod kątem bezpieczeństwa i bezpieczeństwa sprzętu.

Aplikacja Questa Post Silicon Debug wykorzystuje formalną analizę i syntezę właściwości, aby szybko spowodować problemy logiczne głęboko w SoC i udowodnić, że poprawki nie złamią niczego innego.