Clock Analyzer to narzędzie do wizualizacji, analizy i weryfikacji taktowania logiki. Używany w analizie taktowania przed CTS i weryfikacji drzewa zegara po CTS, pomaga projektantom zrozumieć propagację i topologię zegara oraz łączyć punkty w celu debugowania problemów z drzewem zegara, grup pochylenia i wszelkich konfliktów trybów.
Clock Analyzer generuje szczegółowy schemat wizualny architektury taktowania, logiki zegara, topologii zegara i przebiegów, pomagając zrozumieć propagację zegara w SOC i umożliwia uproszczenie schematu taktowania dla łatwej czytelności. Projektanci mogą badać logikę taktowania w określaniu interakcji zegara, wyjątków z drzewa zegara, grup pochylenia, konfliktów trybów lub innych takich informacji.
Clock Analyzer pomaga RTL i inżynierom wdrożeniowym w projektowaniu zegara, aby zminimalizować czas debugowania w zrozumieniu topologii sieci zegarowej. Inżynierowie implementacji mogą definiować ograniczenia czasowe CTS, aby wyeliminować iteracje CTS.
Zapewnia możliwości sprawdzania implementacji CTS w różnych domenach zasilania, problemów z równoważeniem, DRC, wyjątków z drzewa zegara, konfliktów trybów i walidacji dowolnego zestawu SDC powiązanego z CTS.
Analizując gałęzie sieci zegarowej, Clock Analyzer jest w stanie określić i zoptymalizować skośne grupowanie niezależnych gałęzi sieci zegarowej w celu zmniejszenia powierzchni, mocy i przeciążenia sieci zegarowej.