W miarę jak projekty SoC stają się coraz bardziej złożone — napędzane integracją większej liczby funkcji i zaostrzonymi wymaganiami PPA — projektanci stają w obliczu wielu kosztownych i czasochłonnych iteracji w celu optymalizacji funkcjonalności, wydajności i możliwości produkcji.
Opracowanie i walidacja ograniczeń czasowych mają kluczowe znaczenie dla każdego etapu procesu wdrażania. Projektanci muszą tworzyć różne style wiązań i zarządzać nimi, aby obsługiwać różne zadania.
Konstrukcja zegara staje się również coraz bardziej złożona wraz z rosnącą funkcjonalnością chipów, wymagającą znacznego wysiłku w celu analizy, wyeliminowania nadmiaru i kierowania silnikiem CTS w kierunku optymalnej struktury drzewa zegara.
Pakiet Gencellicon rozwiązuje kluczowe wyzwania związane z rozwojem chipów i zamykaniem czasu poprzez automatyzację i przyspieszenie procesu projektowania. W połączeniu z metodologią Shift-left umożliwia bardziej przewidywalne i wydajne cykle projektowania SoC — redukując koszty, harmonogram i iteracje projektu. Ułatwia również wysokiej jakości podpisywanie RTL, minimalizując ryzyko przeróbki z syntezy lub P&R z powrotem do RTL.
