Analizuj optymalne scenariusze partycjonowania projektu w oparciu o cel projektanta. Analiza wykonalności RTL w celu wczesnego wyeliminowania problemów fizycznych. Oszacuj PPA w RTL i wygeneruj wczesny plan piętra. Generuj zabezpieczenia dla wszystkich narzędzi dalszych.
Gencellicon Chip Planner to pierwsze narzędzie z przesunięciem w lewo, umożliwiające projektantom uzyskanie głębokiego wglądu w fizyczną wykonalność ich projektu na bardzo wczesnych etapach bez uzależnienia od tradycyjnych narzędzi implementacyjnych. Projektanci mogą badać różne scenariusze planów pięter w oparciu o zidentyfikowane wskaźniki, z możliwością przeprowadzenia analizy „co jeśli”, wybierając najbardziej efektywny scenariusz do wdrożenia.
Chip Planner ma na celu zapewnienie możliwości eksploracji RTL i sugerowania różnych opcji partycjonowania w oparciu o wybrane kryteria. Nowe repartycje RTL będą miały automatycznie wygenerowane odpowiednie SDC.
Chip Planner zapewnia wczesny wgląd w fizyczną implementację projektu i zapewnia projektantom analizę co jeśli, aby dokonać najlepszych możliwych wyborów planów pięter, wybierając jeden z wielu automatycznie generowanych planów pięter.
Unikalna weryfikacja planu piętra Chip Planner umożliwia projektantom walidację planów pięter na podstawie wyczerpującego zestawu reguł rzeczywistego opisu projektu w celu sprawdzenia niespójności między RTL, planem piętra, rozmieszczeniem portu i trasą.