Wydarzenia i seminaria internetowe Siemens EDA

Zobacz, w jaki sposób Tessent MemoryBist integruje ECC w celu zwiększenia wydajności produkcji: maskowanie bitów ECC, zapobieganie ucieczce testom i naprawy wspomagane ECC jako samodzielne lub sparowane z redukcją rozwiązanie zapewniające niezawodność w systemie.

Uzyskaj szczegółowe informacje na temat Questa 2026.1: szybsza wydajność regresji, nowe funkcje widoczności debugowania i ulepszenia zamykania zasięgu, aby sprostać rosnącej złożoności środowiska UVM/Systemverilog.

Podczas tego webinaru pokażemy, w jaki sposób adaptacyjne dodatki umożliwiają rozszerzenie Xpedition Standard na żądanie: analiza integralności sygnału przed i po układzie (powered by na HyperLynx), sztywne elastyczne projektowanie oraz zaawansowane współprojektowanie ECAD-MCAD.

Dowiedz się, jak strategie bramek zegarowych z raportowaniem opartym na modułach identyfikują kaskadowe możliwości optymalizacji głęboko w ścieżkach wentylatora i wyłączania wentylatora oraz maksymalizują zaoszczędzone waty na godzinę inżynieryjną, umożliwiając projektowanie o niskiej mocy.

Dowiedz się, w jaki sposób język PSS pozwala określić zamiar weryfikacji i używać Questa One do tworzenia losowych testów dla Ciebie; i można je „zrealizować” w celu uruchomienia na różnych platformach, narzędziach i etapach weryfikacji.

Poznaj architekturę i mikroarchitekturę SoftMAX, aby zrównoważyć wydajność, obszar i zasoby do wnioskowania krawędzi. Odkryj zwinne procesy projektowania FPGA, aby nadążyć za ewoluującymi algorytmami.

Dowiedz się, jak Questa One Sim przyspiesza symulację dzięki technologii ParallelSIM, wbudowanemu PSS, rozwiązaniu ograniczeń VHDL, automatycznemu wyłączaniu zasięgu kodu i nie tylko w przypadku RTL, symulacji na poziomie bramy i zasięgu.

To webinarium przedstawi protokół uAlink, koncentrując się na jego architekturze i kluczowych funkcjach, które umożliwiają skalowalne systemy sztucznej inteligencji; następnie zanurz się w podstawowe możliwości Siemens Avery UaLink Verification IP.

To webinarium przedstawi protokół uAlink, koncentrując się na jego architekturze i kluczowych funkcjach, które umożliwiają skalowalne systemy sztucznej inteligencji; następnie zanurz się w podstawowe możliwości Siemens Avery UaLink Verification IP.

Odkryj syntezę wysokiego poziomu i jej zalety w szybkiej i dokładnej produkcji akceleratorów sprzętowych. Omówimy krok po kroku projektowanie i weryfikację algorytmu Wake Word za pomocą HLS.

Silosowane przepływy pracy tworzą wąskie gardła, które spowalniają cykle projektowania i obniżają jakość. To seminarium internetowe przedstawia nowe podejście do synergicznych środowisk weryfikacji przy użyciu zintegrowanego ecosystem Questa™ Developer/IVE.

Dowiedz się, w jaki sposób Aprisa AI i system Siemens EDA AI zwiększają produktywność RTL-to-GDS o 10-krotnie, wydajność czasu komputerowego o 3 razy i PPA o 10% dzięki ML & RL, generatywnej i agentycznej sztucznej inteligencji dla przyspieszonego uczenia się i automatyzacji przepływu pracy EDA.

To seminarium internetowe pokazuje, w jaki sposób Questa One Property Assist zamienia monity użytkownika w zoptymalizowane monity LLM, pobiera dostarczone rozwiązania LLM i przedstawia najlepiej wygenerowane właściwości SVA dla użytkownika.

To seminarium internetowe przedstawia Questa One Sim CX, innowacyjne rozwiązanie symulacyjne oparte na pokryciu, które rewolucjonizuje weryfikację UVM poprzez automatyzację wnioskowania o zasięgu i bodźcach, generowanie uprzedzeń do odkrytych obszarów.

Dowiedz się, w jaki sposób rozwiązanie Questa One DFT Verification w połączeniu z rozwiązaniami Tessent Silicon Lifecycle Solutions zapewnia ewolucję w zakresie obsługi i wydajności, aby sprostać tym pojawiającym się wyzwaniom związanym z weryfikacją.

Dowiedz się, jak Questa One Sim FX optymalizuje kampanie błędów dzięki możliwościom optymalizacji listy błędów i rankingowania testów oraz płynnej integracji z istniejącymi środowiskami testbench oraz kompleksowymi możliwościami analizy błędów.

Dowiedz się, w jaki sposób Questa Verification IQ Testplan Author integruje się z narzędziami zarządzania cyklem życia aplikacji (Siemens Polarion i Jama), aby dostarczyć wspólne rozwiązanie do identyfikowalności, które przekształca przepływ pracy weryfikacji

Sesja ta przedstawiła transformacyjne rozwiązanie połączonych platform z podejściami opartymi na danych i integracji sztucznej inteligencji, aby sprostać wyzwaniom, przed którymi stoją współzależności, ograniczenia i wydajność pracowników oraz zapewnienie jakości.

Podczas tego webinaru zbadamy, w jaki sposób klasyfikacja usterek funkcjonalnych zwiększa pokrycie usterek. Poznaj zalety integracji funkcjonalnej klasyfikacji usterek z procesami DFT, w szczególności rozwiązywania problemów, które nie można przetestować za pomocą testów skanowania.

Ta sesja obejmowała Avery Verification IP for Ethernet 1.6T, Infiniband, uAlink i UEC; zapewniając kompleksowe pokrycie protokołów, skalowalność i zaawansowane debugowanie w celu weryfikacji złożonych projektów pod kątem łączności nowej generacji.

To seminarium internetowe zagłębi się w kluczową rolę weryfikacji bezpieczeństwa sprzętu, przedstawiając, dlaczego jest ona niezbędna do ochrony nowoczesnych projektów FPGA od RTL do strumienia bitowego FPGA. Polecane: Bitwise firmy Red Balloon Security

Podczas tego webinaru zbadamy moc kodu debugowania i zasięg funkcjonalny, gdy symulacja RTL jest nadal uruchomiona, oraz w jaki sposób interaktywna analiza zasięgu może prowadzić do znacznie szybszego projektowania i tworzenia stanowiska testowego.

Ta sesja pokaże, jak przyspieszyć analizę przyczyn pierwotnych i zmniejszyć zwrot debugowania dzięki Questa Verification IQ Regression Navigator - nowej generacji, opartemu na współpracy opartemu na przeglądarce rozwiązaniu weryfikacji opartym na danych opartym na przeglądarce.

Ta sesja zagłębi się w zaawansowane funkcje adresu IP weryfikacyjnego PCIe Gen 7 firmy Avery, w tym dynamiczne tworzenie stanowisk testowych, zaawansowane generowanie ruchu, wstrzykiwanie błędów i sprawdzanie zgodności z protokołami

To seminarium internetowe skupi się na wykorzystaniu SafetyScope w całym cyklu projektowania bezpieczeństwa: fazie architektonicznej, fazie RTL i fazie post-syntezy. Demonstracje: metryki FIT i ISO 26262, co jeśli analiza w celu osiągnięcia ASIL B, zoptymalizowane listy błędów.

Debugowanie stanowisk testowych może być wyzwaniem, więc to seminarium internetowe pokaże możliwości uproszczenia i przyspieszenia procesu, takie jak podstawowe kroki linii, monitorowanie zmiennych dynamicznych, debugowanie ograniczeń i wizualizacja topologii UVM

To seminarium internetowe zapewni Ci kompleksowe metody zgodności z bezpieczeństwem i bezpieczeństwem, aby sprostać obecnym i pojawiającym się wymaganiom dotyczącym projektów FPGA przy użyciu sprawdzania równoważności FPGA od RTL do Bitstream.

Podczas sesji zostaną zbadane potężne funkcje inteligentnej regresji w Questa Verification IQ Regression Navigator firmy Siemens EDA — nowej generacji, opartym na wspólnej przeglądarce, rozwiązaniu weryfikacji opartym na danych AI/ML.

To seminarium internetowe pokaże ograniczenia istniejącej weryfikacji modelu referencyjnego FPU C ++ w porównaniu z alternatywnym przepływem wykorzystującym formalną kontrolę właściwości w celu skutecznej weryfikacji projektów FPU; zapewniając ich dokładność i niezawodność.