En plattform for signeringsbegrensninger gir degradering, budsjettering og hierarkisk ekvivalens av tidsbegrensninger på ethvert stadium av ASIC- eller FPGA-flyten. Restrictions Certifier gir omfattende funksjoner for å validere begrensninger og tidsinntak med hensyn til underliggende HDL.
Constraints Certifier bruker formelle algoritmer for å verifisere tidsbegrensningene, og gir dermed nøyaktig grundig analyse av både designet og tilhørende tidsbegrensninger. Bruk av en formell motor for å analysere oppførselen til designet og SDC-filene reduserer støy og falske advarsler knyttet til statiske kontrollmetoder. Designere kan generere inkrementell SDC i tilfelle den opprinnelige SDC-en mangler begrensninger. Når du arbeider med designerintensjon i den tilknyttede SDC-filen, kan SVA-er fange opp kravene til videre simulering for presise resultater.
Constraints Certifier gir designere mulighet til å utføre begrensningsdegradering og hierarkisk budsjettering basert på prosenter, forsinkelse eller logikknivåer. Designere kan visuelt feilsøke sviktende baner og iverksette korrigerende tiltak via budsjettkart.
Etter hvert som begrensningene endres, kan tidsbegrensninger være likeverdige og miste den opprinnelige hensikten. TEC sikrer at blokk- og toppnivåbegrensninger alle er i kontekst. Designere kan også sammenligne ulike versjoner av design og begrensninger.
Gjennom bruk av SVA kan designere ikke bare fange opp og validere tidsintensjonen til designet som definert i tidsbegrensningsfiler, men også redusere behovet for simulering av portnivå og utfordringer med å sette opp slik analyse.