Etter hvert som SoC-design blir stadig mer komplekse - drevet av integrering av flere funksjoner og strammere PPA-krav - står designere overfor mange kostbare og tidkrevende iterasjoner for å optimalisere funksjonalitet, ytelse og produserbarhet.
Utvikling og validering av tidsbegrensninger er avgjørende for hvert trinn i implementeringsflyten. Designere må opprette og administrere ulike begrensningsstiler for å støtte ulike oppgaver.
Klokkedesign blir også stadig mer komplisert med økende brikkefunksjonalitet, noe som krever betydelig innsats for å analysere, eliminere redundanser og lede CTS-motoren mot en optimal klokketrestruktur.
Gencellicon-pakken adresserer viktige utfordringer innen brikkeutvikling og timing av stenging ved å automatisere og akselerere designprosessen. Når den er sammenkoblet med en shift-venstre metodikk, muliggjør den mer forutsigbare og effektive SoC-designsykluser - noe som reduserer kostnader, tidsplan og designutterasjoner. Det muliggjør også RTL-signering av høy kvalitet, og minimerer risikoen for omarbeid fra syntese eller P & R tilbake til RTL.
