물리적 구현 인사이트
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RTL 분석, 탐색 및 파티셔닝
칩 플래너는 RTL을 탐색하고 선택한 기준에 따라 다양한 파티셔닝 옵션을 제안할 수 있는 기능을 제공하도록 설계됐어요.새 RTL 재파티션에는 해당 SDC가 자동으로 생성돼요.
젠셀리콘예요
칩 플래너
디자이너의 목표에 따라 설계의 최적 분할 시나리오를 분석하세요.RTL의 타당성 분석을 통해 물리적 문제를 조기에 제거해요.RTL로 PPA를 추정하고 초기 평면도를 작성하세요.모든 다운스트림 도구에 대한 자료를 생성하세요.
왜 칩 플래너예요
Gencellicon Chip Planner는 설계자들이 기존 구현 도구에 의존하지 않고도 초기 단계에서 설계의 물리적 구현 가능성을 깊이 있게 파악할 수 있게 해주는 최초의 쉬프트 레프트 툴이에요.설계자는 What-if 분석을 수행하고 구현에 가장 효율적인 시나리오를 선택하여 식별된 메트릭을 기반으로 다양한 평면도 시나리오를 탐색할 수 있어요.
물리적 구현 인사이트
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초기 RTL 플로어플래닝
칩 플래너는 설계의 물리적 구현에 대한 초기 통찰력을 제공하고 설계자가 자동 생성된 많은 평면도 중 하나를 선택하여 가능한 최선의 평면도를 선택할 수 있도록 가정 (what-if) 분석을 제공해요.
평면도 검증
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정확한 디자인 표현 보장
칩 플래너만의 고유한 평면도 검증을 통해 설계자가 실제 설계 설명의 철저한 규칙과 비교하여 평면도를 검증하여 RTL, 평면도, 포트 배치 및 경로 간의 불일치를 확인할 수 있어요.