Siemens EDA 이벤트 및 웨비나

퀘스타 2026.1에 대한 구체적인 내용 알아보기: UVM/SystemVerilog 환경 복잡성 증가를 해결하기 위한 더 빠른 회귀 성능, 새로운 디버그 가시성 기능, 커버리지 클로저 개선.

이 웨비나에서는 사전 및 사후 레이아웃 신호 무결성 분석 (HyperLynx 기반), 리지드 플렉스 설계, 고급 ECAD—MCAD 공동 설계 등 적응형 애드온을 사용하여 Xpedition Standard를 온디맨드로 확장할 수 있는 방법을 보여드릴게요.

모듈 기반 보고 기능이 포함된 클록 게이팅 전략이 팬인 및 팬아웃 경로 깊숙한 곳에서 캐스케이드된 최적화 기회를 식별하고 엔지니어링 시간당 와트 절감을 극대화하여 저전력 설계를 가능하게 하는 방법을 알아보세요.

PSS 언어로 검증 의도를 지정하고 Questa One을 사용하여 무작위 테스트를 만들어 주는 방법을 알아보세요. 그리고 이러한 테스트를 다양한 플랫폼, 도구 및 검증 단계에서 실행하여 “실현”할 수 있어요.

엣지 추론을 위해 성능, 영역, 리소스의 균형을 맞출 수 있는 SoftMax 아키텍처와 마이크로아키텍처를 살펴보세요.진화하는 알고리즘에 보조를 맞출 민첩한 FPGA 설계 워크플로를 발견하세요.

Questa One Sim이 RTL, 게이트 레벨 시뮬레이션 및 커버리지를 위해 ParallelSIM 기술, 내장 PSS, VHDL 제약 조건 솔버, 자동 코드 커버리지 제외 등을 사용하여 어떻게 시뮬레이션을 가속화하는지 알아보세요.

이 웨비나에서는 확장 가능한 AI 시스템을 가능하게 하는 아키텍처와 주요 기능에 초점을 맞춘 UALink 프로토콜을 소개한 다음 Siemens 에이버리 UALink 검증 IP의 필수 기능에 대해 자세히 알아봐요.

이 웨비나에서는 확장 가능한 AI 시스템을 가능하게 하는 아키텍처와 주요 기능에 초점을 맞춘 UALink 프로토콜을 소개한 다음 Siemens 에이버리 UALink 검증 IP의 필수 기능에 대해 자세히 알아봐요.

고수준 합성과 하드웨어 가속기를 빠르고 정확하게 생산할 때 얻을 수 있는 이점에 대해 알아보세요.HLS를 사용한 웨이크 워드 알고리즘의 단계별 설계와 검증을 다룰 거예요.

사일로화된 워크플로우는 설계 주기를 늦추고 품질을 떨어뜨리는 병목 현상을 일으킵니다.이 웨비나에서는 Questa™ Developer/IVE의 통합 에코시스템을 사용하는 시너지 검증 환경에 대한 새로운 접근 방식을 소개해요.

Aprisa AI와 Siemens EDA AI 시스템이 ML 및 RL, 가속 학습을 위한 제너레이티브 및 에이전트 AI와 EDA 워크플로 자동화를 통해 RTL-GDS 생산성을 10배, 컴퓨팅 시간 효율성을 3배, PPA를 10% 향상시키는 방법을 알아보세요.

이 웨비나에서는 Questa One Property Assist가 어떻게 사용자 프롬프트를 최적화된 LLM 프롬프트로 바꾸고, LLM에서 제공한 솔루션을 검색하고, 사용자에게 가장 잘 생성된 SVA 속성을 제공하는지 보여줘요.

이 웨비나에서는 혁신적인 커버리지 기반 시뮬레이션 솔루션인 Questa One Sim CX를 소개해요. 커버리지와 자극의 추론을 자동화하고, 밝혀진 영역에 생성을 편향시켜 UVM 검증에 혁명을 일으킵니다.

Questa One DFT 검증 솔루션이 Tessent Silicon Lifecycle Solutions와 결합되어 어떻게 사용자 경험과 성능의 진화를 가져와서 이러한 새로운 검증 문제를 해결하는지 알아보세요.

Questa One Sim FX가 결함 목록 최적화 및 테스트 순위 지정 기능, 기존 테스트벤치 환경과의 원활한 통합, 포괄적인 장애 분석 기능으로 장애 캠페인을 최적화하는 방법을 알아보세요.

Questa Verification IQ Testplan Author가 애플리케이션 라이프사이클 관리 도구 (지멘스 폴라리온과 자마) 와 통합하여 검증 워크플로를 혁신하는 협업 추적 솔루션을 제공하는 방법을 알아보세요.

이 세션에서는 상호 의존성, 인력 제한 및 효율성, 품질 보장이 직면한 문제를 해결하기 위해 데이터 기반 접근 방식과 AI 통합을 갖춘 연결된 플랫폼의 혁신적인 솔루션을 소개했어요.

이 웨비나에서는 기능적 결함 등급이 결함 적용 범위를 어떻게 향상시키는지 알아봐요.기능적 결함 등급을 DFT 프로세스에 통합할 때의 이점, 특히 스캔 테스트로 테스트할 수 없는 결함을 해결하는 데 어떤 이점이 있는지 알아보세요.

이 세션에서는 포괄적인 프로토콜 적용 범위, 확장성 및 차세대 연결을 위한 복잡한 설계를 검증하는 고급 디버그를 제공하는 이더넷 1.6T, 인피니밴드, UALink, UEC용 Avery Verification IP에 대해 다루었어요.

이 웨비나에서는 RTL부터 FPGA 비트스트림까지 최신 FPGA 설계를 보호하는 데 왜 중요한지 설명하면서 하드웨어 보안 검증의 중요한 역할을 탐구할 거예요.추천: 비트와이즈 바이 레드 벌룬 시큐리티

이 웨비나에서는 RTL 시뮬레이션이 실행되는 동안 코드를 디버깅하는 것의 힘과 함수 커버리지에 대해 알아보고 대화형 커버리지 분석을 통해 설계 및 테스트벤치 가동 속도를 크게 높일 수 있는 방법을 알아보겠습니다.

이 세션에서는 차세대 협업 브라우저 기반 데이터 기반 검증 솔루션인 Questa Verification IQ Regression Navigator로 근본 원인 분석을 가속화하고 디버그 시간을 줄이는 방법을 보여드릴게요.

이 세션에서는 동적 테스트벤치 생성, 정교한 트래픽 생성, 오류 주입, 프로토콜 컴플라이언스 검사 등 에이버리의 PCIe Gen 7 검증 IP의 고급 기능을 자세히 알아봐요.

이 웨비나에서는 건축 단계, RTL 단계, 합성 후 단계 등 안전 설계 주기 전반에 걸쳐 SafetyScope를 사용하는 데 초점을 맞출 거예요.데모: FIT하고 ISO 26262 메트릭스, ASIL B에 도달하기 위한 분석이라면요, 결함 목록 최적화하면 어떨까요?

테스트벤치를 디버깅하는 것은 어려울 수 있어요. 그래서 이 웨비나에서는 기본 라인 스테핑, 동적 변수 모니터링, 제약조건 디버깅, UVM 토폴로지 시각화와 같이 프로세스를 단순화하고 가속화하는 기능을 보여드릴게요.

이 웨비나에서는 RTL에서 비트스트림까지의 FPGA 등가 검사를 사용하여 FPGA 설계에 대한 현재 및 새로운 요구 사항을 해결하는 포괄적인 안전 및 보안 규정 준수 방법을 제공합니다.

이 세션에서는 차세대 협업 브라우저 기반 AI/ML 데이터 기반 검증 솔루션인 지멘스 EDA의 Questa Verification IQ 회귀 탐색기에 있는 강력한 스마트 회귀 기능을 살펴봐요.

이 웨비나에서는 기존 FPU C++ 참조 모델 검증의 한계를 보여줘요. 형식적 속성 검사를 사용하여 FPU 설계를 효과적으로 검증하고 정확성과 신뢰성을 보장하는 대체 흐름에 비해 말이죠.