Siemens EDA のイベントとウェビナー

Questa 2026.1の詳細をご覧ください。回帰パフォーマンスの高速化、新しいデバッグ可視性機能、複雑化するUVM/SystemVerilog環境に対応するためのカバレッジ・クロージャの強化などです。

このウェビナーでは、レイアウト前後のシグナルインテグリティ解析（HyperLynx搭載）、リジッドフレックス設計、高度なECAD-MCADの共同設計など、適応性の高いアドオンによってXpedition Standardをオンデマンドで拡張する方法を紹介します。

モジュールベースのレポートによるクロックゲーティング戦略が、ファンイン経路とファンアウト経路の奥深くでカスケード最適化の機会を特定し、エンジニアリング時間あたりの節約ワットを最大化して、低電力設計を可能にする方法を学んでください。

PSS言語で検証意図を指定し、Questa One を使用してランダムテストを作成する方法を学んでください。これらのテストは、さまざまなプラットフォーム、ツール、検証段階で実行できるように「実現」できます。

エッジ推論のためのパフォーマンス、エリア、リソースのバランスをとるために、SoftMaxのアーキテクチャとマイクロアーキテクチャを調べてください。進化するアルゴリズムに遅れずについていくためのアジャイルなFPGA設計ワークフローをご覧ください。

Questa One SimがParallelSIMテクノロジー、内蔵PSS、VHDL制約ソルバー、自動コードカバレッジ除外などを利用してRTL、ゲートレベルのシミュレーション、カバレッジでどのようにシミュレーションを高速化するかをご覧ください。

このウェビナーでは、UALinkプロトコルを紹介し、そのアーキテクチャとスケーラブルなAIシステムを実現する主な機能に焦点を当てます。その後、シーメンスエイブリーのUALink検証IPの重要な機能について詳しく説明します。

このウェビナーでは、UALinkプロトコルを紹介し、そのアーキテクチャとスケーラブルなAIシステムを実現する主な機能に焦点を当てます。その後、シーメンスエイブリーのUALink検証IPの重要な機能について詳しく説明します。

ハイレベルシンセシスと、ハードウェアアクセラレータを迅速かつ正確に製造することの利点をご覧ください。HLSを使ったウェイクワードアルゴリズムの設計と検証を段階的に説明します。

サイロ化されたワークフローはボトルネックとなり、設計サイクルが遅くなり、品質が損なわれます。このウェビナーでは、Questa™ 開発者/IVEの統合ecosystem を使用した相乗的な検証環境への新しいアプローチを紹介します。

AAprisa AI とSiemens EDA A AIシステムが、機械学習とRL、加速学習のためのジェネレーティブ＆エージェンティックAI、EDAワークフローの自動化により、RTLからGDSへの生産性を10倍、コンピューティング時間の効率を3倍、PPAを10％向上させる方法をご覧ください。

このウェビナーでは、Questa One Property Assistがどのようにユーザープロンプトを最適化したLLMプロンプトに変換し、LLMが提供するソリューションを取得して、生成された最適なSVAプロパティをユーザーに提示するかを説明します。

このウェビナーでは、カバレッジ主導型の革新的なシミュレーションソリューションであるQuesta One Sim CXを紹介します。これは、カバレッジと刺激の推論を自動化し、カバーされていないエリアにバイアスを生成することでUVM検証に革命をもたらします。

Questa One DFT VerificationソリューションをTessent Silicon Lifecycle Solutions と組み合わせることで、これらの新たな検証課題に対処するためにユーザーエクスペリエンスとパフォーマンスがどのように進化するかを学びましょう。

Questa One Sim FXが、障害リストの最適化とテストのランク付け機能、既存のテストベンチ環境とのシームレスな統合、包括的な障害分析機能により、障害キャンペーンをどのように最適化するかを学びましょう。

Questa Verification IQ Testplan Authorがアプリケーションライフサイクル管理ツール（Siemens PolarionとJama）と統合して、検証ワークフローを変革する共同トレーサビリティソリューションをどのように提供しているかをご覧ください

このセッションでは、相互依存、労働力の制限と効率、品質保証が直面する課題に対処するための、データ主導型のアプローチとAI統合によるコネクテッドプラットフォームの変革的ソリューションを紹介しました。

このウェビナーでは、機能障害グレーディングによって欠陥カバレッジがどのように向上するかを探ります。機能的障害グレーディングをDFTプロセスに統合することの利点、特にスキャンテストではテストできない障害に対処することの利点を学びましょう。

このセッションでは、イーサネット1.6T、Infiniband、UALink、およびUEC用のAvery Verification IPについて説明しました。包括的なプロトコルカバレッジ、スケーラビリティ、次世代接続の複雑な設計を検証するための高度なデバッグを提供します。

このウェビナーでは、ハードウェアセキュリティ検証の重要な役割について詳しく説明し、RTLからFPGAビットストリームまでの最新のFPGAデザインを保護するためにハードウェアセキュリティ検証が不可欠である理由を概説します。特集：レッドバルーンSecurity によるビットワイズ

このウェビナーでは、RTLシミュレーションの実行中にコードとファンクションカバレッジをデバッグすることの威力と、インタラクティブなカバレッジ分析がどのように設計とテストベンチの立ち上げを大幅に高速化できるかを探ります。

このセッションでは、次世代の共同ブラウザベースのデータ駆動型検証ソリューションであるQuesta Verification IQ Regression Navigatorを使用して、根本原因分析を加速し、デバッグの所要時間を短縮する方法を紹介します。

このセッションでは、動的なテストベンチの作成、高度なトラフィック生成、エラーインジェクション、プロトコルコンプライアンスチェックなど、エイブリーのPCIe Gen 7検証IPの高度な機能について詳しく説明します。

このウェビナーでは、安全設計サイクル（建築段階、RTL段階、合成後段階）全体でSafetyScopeを使用することに焦点を当てます。デモ：FITとISO 26262の指標、ASIL Bに到達するための分析がどうなるか、障害リストを最適化しました。

テストベンチのデバッグは難しい場合があるので、このウェビナーでは、基本的なラインステッピング、動的変数監視、制約デバッグ、UVMトポロジーの視覚化などのプロセスを簡素化および加速する機能を紹介します

このウェビナーでは、RTLからビットストリームまでのFPGA等価性チェックを使用して、FPGA設計の現在および新たな要件に取り組むための包括的な安全およびセキュリティコンプライアンス方法を紹介します。

このセッションでは、シーメンスEDAのQuesta Verification IQ Regression Navigatorの強力なスマート回帰機能について説明します。これは、次世代の共同ブラウザベースのAI/MLデータ駆動型検証ソリューションです。

このウェビナーでは、既存のFPU C++参照モデル検証の限界と、正式な特性チェックを使用してFPU設計を効果的に検証し、その精度と信頼性を確保する代替フローを比較します。